在适当的情况下,异步逻辑在SoC设计今天可以提供好处。但是对设计工具和流动的影响呢?
在正确的情况下,使用异步逻辑上的安全与物联网。但进入异步设计涉及到权衡的问题,如何应用程序的技术要求将影响设计,和理解EDA工具的局限性。
“它是介于数字和模拟的支持,”伯纳德·墨菲说,首席技术官Atrenta。“时间和跟踪变得更加重要在异步逻辑所以你要想到这一点。你可以做不是香料水平模拟,但你必须考虑互连延迟以及门延迟,所以忘记旋模拟。窗外。你回到时间模拟与互连延迟以某种方式。然后我很确定你回门电路级合成。”
它没有更好的在物理方面,。“布局时,我隐约记得地点和路线的工具,但是它是学术,并不是一个商业工具,”墨菲说。”可能是要有相当程度的定制控制移动的东西,然后你必须注释回到你的门水平simulation-not提到取代整整一代的思考设计同步逻辑。”
不仅仅是取代的思维过程。史蒂夫•卡尔森集团营销总监节奏办公室的首席战略指出,整个生态系统设计自动化是建立在主要同步假设。
”高密度脂蛋白模拟器的性能优化和综合优化技术到timing-driven地点和路线和签字multi-corner静态时序分析,所有的工具链中依靠隐式和显式假设同步行为,”卡尔森说。“想做完全异步设计与今天的工具已经公开的(如有指定更多的时间限制)和隐性(例如运行时点球是事件驱动的仿真引擎)问题。”
事实上,他指出,特殊技术required-read SoC的额外的努力来验证每个异步元素。“让静态时间签字工作,每个存储触发信号之间的关系和生成的数据路径必须检查。这并不是说异步设计不能完成今天的设计自动化解决方案。有一些公司已经设计并成功制造异步芯片多年。同时,你将很难找到一个SoC不同步和异步行为的结合。”
此外,抑扬顿挫,研发副总裁保罗•坎宁安表示全球时钟是根深蒂固的概念在整个数字流的工具。例如,整个时间分析方法在合成、不具有,签字假定一个设计是同步的。
Clockless设计?
Brambilla马可的工程总监突触的设计,声称异步设计需要不同的今天比目前使用的设计工具。“没有标准的方式来描述clockless逻辑。常用RTLs (Verilog和VHDL)并不可用,或者至少没有人知道如何据我所知。如果你用谷歌搜索,你会发现没有EDA公司甚至冒险进入clockless设计。有一些大学,但没有大的名字。”
他回忆起一个公司,支点(被英特尔收购)正在clockless芯片,但它使用内部开发的芯片。
“我也知道一个公司,开始作为一种EDA工具供应商,但现在制造安全芯片。他们从工具搬到电路的原因不仅是因为有更多的钱比工具销售产品,还因为它是创建一个流更加困难。公司,这是最近一个基于工具的解决方案,还发明了一种方法使用系统Verilog TLM描述合成异步逻辑。虽然这允许他们使用标准的模拟器,他们的逻辑无法合成的正常合成工具,要求设计师学习新的设计范例,”Brambilla继续说道。
另一个重要的问题发生在物理实现。”的利益不再拥有一个时钟成为你诅咒,”他说。“你不能再分配约束。就很难预测的性能设计和优化PPA(能力/性能/区域)的芯片。地点和路线的工具不再知道如何决定哪些路径优化以及如何时间电路。唯一的指导,可以是将大量max-delay约束。我不知道如何优化这变成了ASIC。”
Brambilla指出最后clockless电路的主要并发症是没有设计为测试解决方案他是知道的。“又没有时钟扫描链不可用,这也意味着生成工具不知道如何生成模式,因为他们不再理解逻辑。它也可能成为问题在生产时屏幕芯片执行一定的最低速度,因为它要复杂得多找到一个刺激最慢的测试路径(例如一个相当于转换断层,)。”
在一天结束的时候,最终可能驱动异步逻辑使用功率灵敏度,根据Mrugesh Walimbe, MTS SoC设计的功能经理Open-Silicon。“我看到一个低功率的要求开车这超过速度或噪音/ EMI的考虑。我没有看到一个需求在不久的将来。然而,低功耗设计成为主要的规范,它最终将被看着是一个严肃的选择实现函数的某些部分。”
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