3d - ic测试设计。
高端半导体产品的开发人员在芯片尺寸方面面临制造限制，他们正在投资3D堆叠芯片技术。这些先进的设计已经将当前的测试设计(DFT)解决方案推向了极限:工具运行时间、片上面积需求、测试模式计数和测试时间。那么，设计师如何管理这些新的3D设备的DFT呢?在本文中，我们概述了可扩展DFT解决方案到第三维的路径，以提供一个负担得起的和全面的答案。
垂直堆叠模具的测试挑战
随着设计尺寸和复杂性的急剧增加，我们也看到可用于2D封装测试访问的I/ o越来越少。更少的测试io和更大的芯片尺寸的结果是测试生成计算资源的需求显著增加。这些因素进一步结合在一起，强调覆盖率、产量、功率和互连测试要求。
改进系统级封装技术的下一个主要步骤是3D芯片堆叠和封装。虽然有多种3D模具堆叠方法，但它们都有一个共同的目标，即使用垂直堆叠的小而高产的模具。这种策略可以减轻大型2D或2.5D设备的许多测试挑战。
本文描述了IEEE 1838-2019测试设计(DFT)的详细实现。3D DFT解决方案在许多方面都是分层DFT方法的扩展，但是要考虑的层次结构级别多了一个——堆栈级别。
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