利用电感而不是试图压制它可以在前沿设计产生重大影响。
由Magdy Abadir和Yehea伊斯梅尔
芯片设计的先进技术节点,对延迟互连是主要贡献者,功耗和可靠性。
等主要互联时钟树,配电网络和广泛的公共汽车扮演了一个重要的角色在芯片失效机制如抖动、噪声耦合,配电会枯萎,electro-migration。缓冲区用于设计全球互联处理RC延迟容易占整个芯片功率总数的60%。因此,健壮的互连设计和建模是为了满足当今前沿的关键芯片性能和可靠性目标。
从历史上看,互连被建模为电容或者是一个RC网络。设计师一直忽略互联的磁场效应,由电感,电感耦合。相反,他们一直在使用过度的利润率和设计方法抑制感应效果。这使得他们继续使用现有的芯片分析工具和方法,但代价很大的芯片的功率和性能。
例如,设计师可以使用微分开关在公共汽车上,互补信号路由彼此相邻。这有效地减少了电感耦合范围和大小,因为相反的电流接近彼此产生相反的磁耦合场,彼此抵消。然而,它可以使用四倍的力量和两次延误而积极耦合线平均切换。
从根本上说,抑制电感/磁性效应可能导致重要的权力和性能损失。虽然电感是一种活性元素,不消耗功率,电阻是一个活跃的元素,消耗功率。在互连网络,电感和电阻出现在系列,所以通过抑制电感电阻效应放大,导致更大的功率损耗。
如果管理得当,电感可以有积极影响,如提高信号的开关时间,降低能耗,减少插入缓冲区的数量。例如,驱动电阻连接,以减少总传播延迟,缓冲插入基于RC-only模型忽略了电感。这常用的设计方法会导致更大的区域,因为所有的缓冲插入。通过使用一个RLC模型,可以实现更好的延迟与显著减少缓冲区域,也简化了布局和路由。此外,这些缓冲区大盖茨消耗总功率的重要部分,所以考虑电感效应可以帮助降低功耗。
与当前设计趋势,如10 ghz +时钟/ 10 gbps +数据线速度,降低噪声边缘,更紧密的集成模拟/射频,数字块,和减少特征尺寸,归纳/磁影响变得难以抑制,可以不再被避免。忽略信号完整性和串扰问题由于电感耦合也可以导致未被发现的可靠性问题。
设计的理解归纳/磁效果,而不是去压制他们,会导致芯片与更好的性能,更低的能耗和较小的区域。这需要强大的工具,可以准确的模型和估计归纳/磁影响过度过度设计,这带来了巨大代价,可以消除。结果是领先的芯片能够满足性能、功率和可靠性目标。
-Yehea伊斯梅尔是纳电子学和设备中心的主任在开罗的美国大学。
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