3 d设计将迫使IC设计团队面临新的物理域和挑战。
电子设计的历史已经被重复定义的重大技术变革和附带的业务重组。许多公司已经失败,消失当他们无法预测和适应这些变化的强大的力量。因此,我不是独自一人在相信现在是时候准备下一个重大改变你的电子设计流程,甚至你的公司组织和分区设计团队。我相信设计2.5 d或3 d multi-die堆栈将很快就会在你的附近一个项目,它会带给你面对物理领域和新的许多集成电路设计团队的挑战。这种信念是基于真正的市场数据从Ansys等主要EDA解决方案提供者报告他们的多重物理量分析工具被用于更多2.5 / 3 d-ic设计仅在2020年就开始比过去十年的总和。
每次设计技术突破改变是反应一堵墙,或者瓶颈,限制我们的进展更大的综合系统。回顾半导体行业如何适应这些早期的范式转换可以教我们更好地理解和适应这个新的拐点在3 d设计。
无花果。1:历史的技术瓶颈在半导体设计能力和行业对此的回应是,如何改变每次为了突破。
到1980年代末,手绘电路图和手动RTL创造利用的限制因素是摩尔定律。行业作为回应,采用自动化无与伦比的规模和深度。EDA是飞跃的时代自动化包括逻辑综合、静态时序分析,自动place-and-route门阵列ASIC设计流程。
在1990年代,新的瓶颈设计师生产力和业界的反应通过开发广泛的设计重用的方法。知识产权(IP)部门出生,和IP重用成为支持所有的EDA工具,现在每一个SoC的一个标准组成部分。业务方面也重新反映这种变化,与行业巨头Synopsys对此和手臂提供关键的IP基础设施集成电路设计。
2000年代技术高原的时钟速度,可以实现对数字设计< 5 ghz,这是阻止计算能力的上升趋势。业界的反应所包含的并行性和多核执行。EDA工具调整,尤其是通过升级他们的算法利用并行性,它们被用来设计微处理器。
最近的变化在2010年代来自电源管理的兴起一阶问题,不仅对于电池驱动的应用程序,适合每一个人,甚至包括高性能计算数据中心。这是开车技术转向finFETs,完全耗尽SOI,超低的操作电压。电子设计实践同样转移到更加强调低功耗设计和电源完整性结果作为一个关键技术。
我们现在新硅应用gpu, tpu, AI /毫升芯片是满溢的最大十字线大小和需要大量的紧密整合的记忆。这些高端系统唯一能实现他们的力量和性能目标是通过多个骰子的亲密集成在一个插入器衬底(2.5 d-ic)或通过直接叠加骰子上的彼此(3 d-ic和HBM)。它不仅是采用3 d设计的高端。也有强劲的经济原因开车soc的蜕变成一个异构的小死集合需要集成die-to-die衬底。此举拥抱“chiplet”设计仍然是新生的,和不成熟的更传统的2.5 d和3 d设计,但目前正在大量的开发工作。3 d-ic设计师所面临的技术挑战极大地改变我们的许多假设如何设计芯片。
这里是一个列表,我相信十大重大问题时需要考虑考虑2.5 / 3 d-ic设计:
这些点值得讨论的,但是3 d-ic是今天,它将影响到几乎每一步EDA和系统设计流程。我相信公司投资最早和最迅速的适应这个新的电子设计范式将收获最大的利益和超越竞争对手在未来几年。
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我已经断断续续看了这15年。我同意你的观点,但有一点增加射频。这将打开另一个大麻烦。在许多情况下,射频去了倒装芯片。它需要地面低电感来回不是好热。我是一个射频工程师35年。我曾在公司多氯联苯射频系统在包装上,现在射频集成电路设计。我一直在双方并同意完全之间的墙需要下来IC和包装设计。我看到很多次的IC设计尽可能小,以减少成本抬高包装成本。最好的设计是在我早期的工作与IC设计者在设计阶段同时进行包装设计。 I did RF blocks embedded into the package.
有趣的阅读马克! !
是的,射频设计的另一个强大的动力转向三维设计。承诺举行,它将促进异构组件的射频部分可以使用一个优化技术的逻辑过程。这是向下chiplets之路,但该行业尚不够现实。