标签:DFT

EDA的角色发展预防和识别失败
通过凯伦·海曼- 08年6月,2023 -评论:0

设计越来越紧密集成的前端与后端生产,由于成本上升和影响高级芯片和关键应用程序的失败。具有讽刺意味的是,这种转变的起点失效分析(FA),这通常发生在一个设备不能屈服,或者更糟的是,当它回来的时候由于一些问题。在生产中,导致t…»阅读更多

Chiplet计划就立马高速运转起来
通过安Mutschler- 5月25日,2023 -评论:0

Chiplets开始影响芯片设计,即使他们还没有主流商业市场不存在这种硬的IP。有正在进行的讨论硅生命周期管理,最好的方法描述和连接这些设备,以及如何处理等问题不均匀的老化和热失配。此外,一个巨大的努力正在改善……»阅读更多

从已知的好死已知系统UCIe IP
通过曼努埃尔·莫塔2023年5月- 11 -评论:0

Multi-die系统是由一些专门的功能(或chiplets)死去聚集在同一个包中创建完整的系统。Multi-die系统最近成为解决克服摩尔定律的减速通过提供一个路径缩放功能封装芯片的方式可制造的具有良好的收益。此外,multi-die sy……»阅读更多

确定时间延迟可以提高芯片的可靠性
通过安妮Meixner2023年5月- 09年-评论:0

越来越大的压力来提高集成电路可靠性在安全、关键任务应用程序引发需求定制自动化测试模式生成(生成)来检测小时间延迟,和芯片遥测电路,它可以评估时间保证金在芯片的一生。知道时机保证金在信号路径可靠性已成为一个重要的组成部分。时间关系……»阅读更多

优化扫描测试复杂的集成电路
通过格雷戈里·哈雷2023年5月- 09年-评论:0

随着芯片变得更异构集成功能,测试它们提出了越来越多的挑战,特别是对高速芯片系统(SoC)设计测试针有限的可用性。此外,复杂的3 d和chiplets等新兴包装需要全面的新的解决方案,可以提供更快的结果在多个阶段硅lifec……»阅读更多

测试的挑战要求可靠性增加
通过安妮Meixner- 07年3月,2023 -评论:0

强调质量改善半导体开始远远超出仅仅是数据中心和汽车应用,ICs在任务中发挥作用——和安全性至关重要的应用程序。但这关注提高可靠性从而整个增大压力测试社区,从实验室到工厂和领域,在晶体管密度的产品持续增长,wh……»阅读更多

在数据中心中寻找硬件相关错误
通过安妮Meixner- 07年2月,2023 -评论:2

半导体行业迫切追求设计、监控和测试策略来帮助识别和消除硬件缺陷,可能会导致灾难性的错误。腐败的执行错误,也被称为沉默的数据错误,不能完全孤立与系统级测试——测试——甚至因为他们只出现在特定的条件下。解决环境康迪特……»阅读更多

可测试性分析基于不断变化的技术
通过Pawini Mahajan2022年12月- 06 -评论:0

芯片系统(SoC)设计的复杂性继续增长,所以相应的适当时机(DFT)逻辑所需的制造业变得更先进。设计团队挑战高门数和数组的内部开发和第三方IP集成到他们的设计。理解如果一个可以创建高质量的生产测试这些复杂的设计亩…»阅读更多

通过扫描测试
通过西门子EDA2022年12月- 06 -评论:0

总线通过扫描数据将测试交付和核心级DFT要求所以核心级压缩配置可以定义完全独立于芯片I / O限制。选择分组内核并发测试编程,而不是天生的。这个概念可以显著降低DFT规划和实施工作。西门子解决方案通过熟食店……»阅读更多

下一个步骤提高收益率
通过劳拉·彼得斯- 08年11月,2022 -评论:0

芯片制造商正在增加新的工具和方法更快地获得足够的收益,尽管较小尺寸的设备,越来越多的系统缺陷,巨大的数据量,和巨大的竞争压力。3 nm制程是否增加或28 nm制程调整,重点是减少defectivity。挑战在于如何快速识别指标,可以提高产量……»阅读更多

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