减少与Stress-Enhanced填充细胞充填后漏

由Valeriy Sukharev Jun-Ho白菜,Kteyan和亨瑞克Hovsepyan

随着向下扩展的晶体管的继续,为移动设备优化功耗是一个主要的问题。能耗包括两个部分:动态和静态。动态(主动)使用权力在芯片执行各种功能,而静态(泄漏)权力被泄漏电流(图1)。高性能和低成本的移动设备开发深亚微米技术,静态功耗已经成为总功耗的主要来源,主要是由于晶体管的断开的亚阈值漏电流(我^子)。设计师面临的挑战增加会议严格我^子目标,作为扩展晶体管阈值电压(Vt)引起的亚阈值漏电流的增加。作为主导断开的泄漏组件,减少我^子功耗一直是许多研究的主题活动。

图1所示。泄漏电流的组件在一个NMOS晶体管。

一个新的充填后仿真方法和流使用stress-enhanced填补(海基会)细胞减少我^子通过引入机械应力在设备的通道地区。Vt layout-dependent技术,提供精细控制,可以单独使用,或除了其他技术。

减少泄漏的方法
有两个主要渗漏减少目前使用的技术:基于电路和基于流程的。基于电路技术使用晶体管叠加或、电压。一个流行的方法是使用高阈值电压的dual-threshold CMOS晶体管非关键路径,以减少泄漏,和关键路径上保持低门槛晶体管电路性能。尽管这种技术可以非常有效地降低亚阈值漏(因为我^子是Vt)的指数函数,它增加了重要的复杂的过程,因为它需要额外的面具的步骤。

基于流程的技术控制设备组件的物理尺寸,如氧化扩散长度或厚度。一个众所周知的方法,应变工程,介绍了机械应力在设备的通道和源/漏区域在设备制造。机械应力导致我^子在两个方面:

(1)压力在设备制造晶体管地区影响扩散的离子植入,因此改变mosfet的Vt。
(2)介绍了压力在英吉利海峡地区影响载流子迁移率,并控制我^子,因为有两个因素之间的线性关系。

新功能在设计验证工具现在使设计师能够执行应力评估堆叠3 d-ic芯片,以及分析layout-induced transistor-to-transistor压力变化产生的各种strain-engineered来源。这些来源包括接触蚀刻停止层(华欧国际),各种应力记忆技术(SMT),和浅槽隔离(STI)地区。基于物理模型采用紧凑使设计师能够占流动和Vt修改造成的压力来源。使用这种布局应力分析功能,我们开发和实现了一个充填后仿真算法和流量减少断开的MOSFET器件的漏电流。

不得任意修改了压力泄漏优化设备的性能恶化。我们决定修改STI-induced压力影响晶体管的阈值电压是一个可行的方法。由于process-induced对掺杂剂扩散系数的影响,这些压力源可以产生重大影响阈值电压,而其影响电荷载流子迁移率可能较弱,由于故意压力来源更大的贡献。

压力STI依赖活跃区域的长度,以及相邻活跃设备之间的距离,这是通常被称为STI宽度(STIW),如图2所示。这种依赖使我们意识到我们可以修改压力通过使用stress-engineered填充细胞。在现代标准单元设计,填充细胞占据高达30%的芯片面积。因为填充细胞没有任何功能,它们可以用于生成所需的机械应力在邻近的晶体管频道。每个填充单元格包含“假”晶体管结构,可以修改影响压力的“邻居”而不影响设计一致性。减少漏电功耗最小化布局修改,我们只有最大的办公室设备泄漏。

图2。活动区域的长度结合STI宽度(STIW)来确定STI压力。

减少泄漏流的主要步骤对于一个给定的制造流程和标准单元库:

•设计特殊stress-enhanced填补(海基会)细胞,减少相邻的晶体管的漏电流通过改变机械应力,
•开发一个充填后优化算法,使本地更改初始位置和插入海基会细胞的方式最大化减少泄漏。

海基会细胞生成通过修改标准填满的“假”设备层细胞。p型设备的校准应力模型表明,Vt可以通过引入一个STI-induced压应力增加。这种效果来自一个p晶体管STIW Vt的依赖关系。我们修改了原始填充细胞通过移除从n阱地区活动区域(图3)。这种删除增加周围的STI pMOS设备位于相邻细胞,导致额外的压应力在Vt增加这些设备生成和结果。

图3。移除有效面积从一个n阱地区增加的数量STI周围附近的办公室设备,在这些设备上产生额外的压力。

海基会cell-induced Vt pMOS器件的增加取决于通道和海基会边缘之间的距离(图4)。插入大小子细胞(包含5和保利行)可能导致更大的个人晶体管Vt的变化;然而,净效应可以更小,由于空间限制的大小子插入。

图4。Vt海基会所造成的细胞的增加取决于通道和海基会边缘之间的距离。

布局优化流程
优化流程首先确定最大的设备泄漏。大多数泄漏设备可以与压力评估模型,确定必须校准铸造技术节点用于芯片。对于一个给定的铸造过程,这样一个模型可以:

•分析layout-induced压力,
•识别所有压力的来源,
•对于每一个设备,计算Vt的变化所造成的压力

细胞包含设备Vt被认为是最大的减少漏热点。的主要约束布局优化流程是确保预定义的细胞(如时钟细胞)的位置不变。位置优化流程的关键目标是所谓的“优化区,”被定义为标准的一部分细胞行连续两个固定细胞之间,如图5所示。每个区都包含一个或多个热点细胞。所有优化为每个区域独立,应该使用一个全功能的地点和路线的工具。

图5。优化区是一个标准的部分连续两个固定细胞之间的细胞行小子细胞可以插入的地方。

预处理步骤期间,所有标准填充细胞移除海基会细胞插入生成自由空间。让小子细胞插入在所需的位置,优化算法转移标准电池向右或向左从其原始位置优化区内,保持细胞的顺序不变,以减少对routability可能的负面影响。最优海基会位置是它提供了最大的减少我^子在每个区域。

整个细胞的减少漏∆我^子的总和,计算出所有设备包含在一个细胞中。优化算法使用这个计算作为一个成本函数优先海基会插入的位置,以产生最大的亚阈值电流减少。这些位置决定下面的描述,总结如表1所示。

1。目标标准电池块首次被路由到完成,然后进一步timing-closed实现目标性能。最低的泄漏功率达到使用标准技术,如Vt-swapping。删除路由后,完成数据库修改如下。
2。压力评估模型是用来确认热点细胞包含大多数泄漏设备。
3所示。标准填充细胞被移除。
4所示。标准电池行,“优化区”(代表行位于两个连续的部分固定细胞)定义。
5。在每个区域,小子插入位置优先使用泄漏减少计算成本函数,然后海基会插入进行根据优先级。
6。标准单元块是路由使用标准place-and-route工具。块时机再次验证了。
7所示。总泄漏与post-optimized布局设计是回馈。

表1。优化流程

我们进行这种优化模拟块的28 nm制程技术节点设计包含~ 480000细胞。优化后,海基会细胞的数量是~ 35000,占据了大约19%的面积。最大和平均优化区长度30和15µm,分别。

图6演示了统计优化块内细胞的转变。60%的细胞有位移小于1µm,最大位移是大约4µm。这个最小位移明显有助于保持定时关闭通过位置和路由。

图6。优化设计模块内细胞的变化。

图7比较原始的泄漏和修改块200标准的一个子集pMOS晶体管最大的变化。在横轴上,这些晶体管是递减的顺序排序,也就是,一般来说,以减小晶体管的速度一致。对于每个块,一条线代表与指数函数的曲线拟合。

图7。泄漏比较原始的晶体管的一个子集和修改的块。

测试芯片上处理硅后,测量完成的确认结果。28 nm测试芯片贴在两个versions-an“原始”版本的块与原来的布局设计,和一个“修改”版本,使用报价标准修改布局和位置优化流程。这两个版本都被放置在相同的十字线在靠近对方tape-out的时候,所以,任何变化过程同样反映在两个版本的块。力量对目标块使用专用电源实现所以就没有测量从其他电路相同的“污染”死亡。

图8突出泄漏测量的结果进行原始和stress-engineered块各种模具加工工艺条件。保守的数据显示,至少10%的泄漏储蓄实现由于海基会细胞位置进行了优化。定时报告1000年最坏情况每个块松弛值表明有50 ps的区别(基于周期1.8 ns)之间的原始和修改模块。消极懈怠只存在少数的路径,并且可以很容易恢复。

图8。执行的泄漏测量比较原始和stress-engineered块不同模具加工工艺条件。

总结
海基会细胞的使用可以有效地减少与最小的亚阈值漏影响芯片布局。测量硅上执行测试芯片证实了预测泄漏减少10 - 15百分比,同时保持相同的电气性能。虽然我们的研究是进行标准电池,很可能更可以获得受益于使用这种技术low-Vt和ultra-low-Vt晶体管。应该注意的是,广泛采用的应力模型校准必须为每个铸造和每一个技术节点执行用于芯片制造。然而,我们应变layout-dependent工程技术,提供精细控制Vt,可以独立使用,或者除了其他技术。

参考
这篇文章是来自一个纸提出会同安华高科技在2015年IEEE / ACM国际研讨会低功率电子产品和设计(ISLPED)。论文全文的副本可能引用:Jun-Ho白菜;Sukharev诉;Kteyan, a;Hovsepyan h;万卡特拉曼·莱马克里斯,r;Castagnetti, R。”位置泄漏stress-enhanced填充细胞减少,“在低功率电子产品和设计(ISLPED), 2015年IEEE / ACM国际研讨会上,卷,不。2015年7月,pp.303 - 308, 22 - 24
doi: 10.1109 / ISLPED.2015.7273531