如何选择最优并行转换器PHY SoC。
消费者希望他们的移动设备电池更快、更小、更可靠的成本较低,同时提供更大的功能。最重要的是,消费者需要更长的电池寿命和24/7访问数据。为了满足这些需求,消费者系统级芯片(SoC)设计师必须权衡之间的功能,性能,功率和成本。
企业SoC设计有其自身的特定特性,功率,性能和面积的限制,有些比别人更高的优先级。因此,序列化器和反序列化器(并行转换器)PHY IP实现SoC不再是一个“放之四海而皆准”的解决方案。
在选择最优并行转换器PHY IP为消费者和企业出类拔萃,重要的是要知道进化和革命的方法来平衡特性,性能、功率和成本。此外,重要的是要考虑相关的技术发展趋势和市场驱动。
手机和便携式消费技术和趋势
需要更高的带宽已经多年来随着越来越多的数据生成和全球网络。现在消费者的视频数据占大约80%的全球网络流量。便携式无线和电池驱动的设备产生50%的流量。许多集成半导体零件需要消费者我们每天随身携带的移动和便携设备,如手机和照相机,预计做出显著贡献的6 - 10%全球半导体部门增长在未来几年。
IC制造商成功导致这种增长通过提供高密度、高性能soc,包括更多的功能,以更低的成本。然而,缩减晶体管尺寸造成的泄漏功率增加超过过去几个过程中的动态功率节点。动态(活性)和静态功耗(备用)是主要的组件的总功率。
28纳米(纳米)平面过程提供必要的扩展性能改进的进化消费者移动产品。(见图1)。然而,因为泄漏电力是一个日益严重的问题,设计师必须探索其他流程选择和建筑技术来减少权力。搬到16 nm节点或14纳米技术可能过于昂贵的一些设计。正因为如此,进化的转变正在等协议和标准的PCI Express,串行ATA (SATA)和其他支持更激进的电源管理特性和techniques-especially随着每个SoC的I / o数量扩张来满足需要更高的带宽。
图1:SoC过程迁移——消费者的移动和便携应用程序。
成本是SoC消费应用程序的设计者的另一个关键问题。低成本的一种方法是通过减少区域。一个area-optimized并行转换器PHY IP需要较小的区域,这直接导致更低的成本。该并行转换器phy降低冷却成本和潜在的支持使用成本较低的包。此外,最小化需要外部组件降低了系统总成本。完全silicon-verified和静电discharge-tested并行转换器PHY IP允许更快的SoC集成时间和消除了可靠性问题而降低整体解决方案的成本。
高端企业计算和网络应用技术和趋势
企业应用程序需要更高的性能,更高的可靠性和更高的带宽,以及不间断的可用性。企业soc是复杂的设计,实现更多的功能。功率和成本仍然是一个问题,但保持较高的性能和数据率优先。SoC必须为有功功率优化,有时超过一半的能源成本是由于冷却。此外,更高的功耗限制数量的特性,可以集成在一个SoC。
需要更高的数据率和硅密度迫使从28 nm, 16/14nm,和更小的技术节点,如图2所示。此外,它变得更加有利于开关晶体管结构如multiple-gate MOSFET (finFET)甚至是超薄的身体,完全耗尽的绝缘体上硅(FD-SOI)。泄漏权力本质上是解决在这些过程技术有更低的泄漏过程和温度变化。
图2:SoC过程迁移——高端计算和网络产品。
寻找最优并行转换器PHY IP
使用者应用程序需要一个窄范围的标准为力量,优化性能和面积。企业应用程序需要一个广泛的电气标准和更高的带宽。降低功率泄漏仍然是一个更高的优先级为SoC消费应用程序的设计者而降低动态功率和提高性能是关键要求企业SoC设计师。
认识到“一刀切”已经不再适合选择最优并行转换器PHY IP, Synopsys对此已经开发了一个广泛的多车道,高密度PHY IP组成的PCI Express, SATA,以太网标准和其他协议。这些期刊提供10 Gbps消费者应用程序和数据速率高达16 Gbps的企业应用程序。可用在各种过程节点,Synopsys对此“并行转换器PHY IP允许设计师利用权力,性能和成本优势的一个特定的工艺目标应用程序。
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