专家不同意关于相声的影响今天的大型混合信号设计。
电磁(EM)串扰影响SoC表现一个主题的讨论多年,但有严重的设计师把他们串扰检测和避免在SoC设计实践?更快的需求增加带宽,低功率和更高密度的电子系统,它不是时间认真对待电感和EM效果怎么样?这个话题将被讨论面板的行业领导者在即将到来的设计自动化(DAC)在旧金山的会议。
一组专家认为内部创建的EM相声只是重要的模拟/射频设计和更少的问题与今天的大混合信号soc。他们也相信电感建模不准确评估的关键串扰的影响时间和力量,这RC提取是充分的。他们觉得这一点,再加上增加保证金或采用的设计技术,最大限度地减少电感效应,应该足够了。
另一个阵营的专家认为,增加集成复杂的高速数字、模拟和射频IP块在soc创造了新的机遇EM相声,是否在复杂的IP块或在不同的块。此外,减少信号电压水平由低功率的趋势,以及建筑设计等趋势将大规模并行高速串行通道或多个高速时钟网络在单个芯片上导致电磁串扰。时钟频率的更新升级和数据率在新兴尖端芯片意味着电感效应将更加突出在这些芯片自感应阻抗与频率成正比。
因此,专家组的评估一个设计师遵循他们的下一个SoC项目吗?
EM相声的定义是不必要的干扰引起的电场和磁场的一个或多个信号(侵略者)影响另一个信号(受害者)。电容串扰是由电场引起的,更强的近距离和消失在一个更长的距离。这就限制了游览范围,减少建模的要求,允许现有RC-based分析工具充分确定串扰的影响在时间和力量。
然而,电感耦合引起的磁场,可以沿着相对较大的循环由结构外的直接邻居受害者信号,甚至可以环绕整个芯片的布局。最终的结果是一个潜在的大量的侵略者在一些交换条件加起来噪音净受害者的位置。屏蔽对磁耦合比电耦合更加困难,因为互连的相对渗透率几乎是一个,实际上使互联不存在磁场。这个范围的增加需要分析工具能够准确建模的所有设计结构包括电源/地面网,硅衬底,包层,债券/撞垫,密封戒指,金属填充和去耦电容。此外,在这些复杂的结构,电感和互感的影响更大了,应该包括在内。
最大的挑战之一是,EM相声诱导问题不整齐的包自己到一个签名失败等时机。通常,它表现为一个退化在一些关键性能指标,设计不同的设计。EM相声会影响延迟以不可预知的方式,增加抖动,扭曲的关键信号,产生各种各样的系统级问题。很难识别、隔离和减轻电感耦合引起的故障,尤其是不考虑电感、互感和所有设计元素在整个芯片。
另一种方法是“设计”电感通过使用技术,如微分打开公交车来抵消噪声的耦合或“保险设计”高速/敏感线通过添加缓冲区或盾牌电磁串扰的影响降到最低。但这些方法会导致芯片具有最优性能和更高的成本和风险。事实上,电路与占主导地位的感应效果与占主导地位的电阻电路相比效果总是表现出更好的性能在速度方面,波形的形状,和功耗。
EM相声在SoC一个真正的问题,需要认真对待吗?加入一个专家小组从英特尔、英伟达Synopsys对此Helic,教授主持Yehea伊斯梅尔从开罗的美国大学,等他们回答问题”是电感建模所需的先进的混合信号SoC设计?”、“我们继续可以忽略电感和依靠增加保证金吗?”、“在什么技术/频率我们应该担心EM相声吗?”
它是关于时间认真对待电感和电磁影响SoC吗?周四将举行6月28日下午三点半,4:25pm在3020房间。
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