在欧洲DVClub IP集成验证

大多数人参与pre-silicon验证数字设计和电子设计自动化(EDA)知道的人测试和验证方案(T&VS -现在收购Tessolve提供一个完整的超大规模集成和测试服务)。除了其他事情,他们组织的验证期货在英国,(VF)会议DVClub欧洲会议。这些都是高度技术性的活动,与很多有趣的、尖端的技术演示。VF和DVClub一直作为混合运行-物理在多个位置和在线事件很长一段时间,之前COVID-19情况。T&VS都做了大量的工作使这些事件成功,造福工程社区在英国和世界各地。荣誉,迈克Bartley和他的整个团队!

下一个DVClub欧洲将于2020年9月8日,涵盖IP集成到复杂的soc的主题。现代的、复杂的SoC发展项目严重依赖第三方提供一个巨大的图书馆和内部半导体知识产权(ip)。即使撇开考虑一个适当的生态系统的可用性,创建高质量的、可配置的IPs从头开始是一个耗时的,艰巨的任务,只有在特定情况下是合理的。考虑四个相关的基本问题是:

1. 有一个现有的IP,满足项目需求?
2. 将一个新的IP实现至关重要的特性使产品在商业上可行吗?
3. 一个新的IP会在多个项目中重用和产品衍生品吗?
4. 如果存在一个合适的IP,要花多少钱把它集成到SoC吗?

第四个问题不仅是关于许可和使用费。将一个IP集成到一个复杂的SoC不是一个简单的即插即用的任务。甚至一个非关键IP集成不正确或不合格的质量可以妥协整个SoC的完整性。

IP集成挑战

前大多数IPs集成使用RTL模型,合成和其他集成电路(IC)的实现步骤。理想情况下,IP用户应该没有理由怀疑RTL模型功能正确。在实践中,不过,值得回顾的IP验证证据和环境至少和检查所选的IP配置验证和用于其他项目。验证可能显著不同的彻底性一个IP到另一个地方,从一个配置,在一个IP,到另一个地方。SoC开发人员负责正确的IP集成系统。一个简单的任务,例如线路甚至可以成为具有挑战性的一个IP。可能有多个实例和数以万计的输入/输出(I / O)端口连接。

ip集成到安全至上的soc,必须遵守一个功能安全标准,例如,ISO 26262必须提供额外的安全文件和证据。的Accellera功能安全工作组除此之外,试图标准化数据交换的安全信息和可追溯性IPs更高水平的供应链集成电路。

最后,信任和安全也需要考虑。不能简单地认为信任到IP提供者。安全-和高安全性的应用程序时,“诱导多能性”及其相应的供应商应审查。尽管没有标准化的流程,是新兴技术,自动化这个任务。至于安全,另一个Accellera倡议IP安全保证工作小组,旨在规范的安全相关信息提供IP通过商业EDA工具启用独立检查和简化的过程评估在SoC IP级别安全特性的影响。

OneSpin作为认证集成电路完整性验证解决方案的提供者,是一个自豪的成员的安全Accellera工作组。

连通性检测

我已经提到,连接检查是一项基本的IP集成验证任务。全球信号如钟,重置,扫描实现和调试使整个芯片必须正确路由。总线接口信号可能是连接通过多个层次的水平。数量有限的可用IC I / O垫利用使用多路复用逻辑层,允许许多替代垫之间的连接配置和内部信号。连接路径可能会通过注册阶段。多个电源和时钟域带来额外的连接需求。某些连接错误只能是可见的在特定硬件配置和输入场景。有效组合的数量是巨大的,难以预测。依靠constrained-random测试或SoC-level用例验证了尽可能多的个别案例连接性场景既不有效也不严格的方法。正式的,另一方面,提供了详尽的验证。 Moreover, debugging connectivity failures in formal is much easier compared to simulation, where the consequences of a wrong connection may become visible only after thousands of clock cycles.

然而,现代ASIC和FPGA设计可能有许多成千上万的深连接来验证。计算的挑战是巨大的。此外,创建连接规范是一个耗时的,易于出错的任务。最正式的连通性检查应用程序不规模超大的芯片。

在即将到来的DVClub会议上,OneSpin将与演讲题为深入这个话题IP集成验证在超大(XL)出类拔萃。

Xilinx的流
Xilinx解决其连通性检查挑战使用一个新的流的基础上,从OneSpin XL连接应用程序。他们应用这个流multi-billion-gate 7海里FPGA SoC多个先进的后正式连接检查应用程序的努力未获成功。Xilinx设计集成与6000万年3.5万多个模块实例和包括超过9000万失败,8万有限状态机(FSMs)。需要指定的连接数,保持在设计迭代,并且验证了超过一百万。此外,连接可以在设计迭代变量延迟和超过二千的信号路径。与连通性XL Xilinx能够使用一个抽象的连接规范和消除不确定的证据。过程确认几个连接错误,可以快速调试。使用连接的应用程序的报告路径,Xilinx实现额外的自定义检查,例如,确保没有信号在一个路径将违反某些高级设计规则。想要了解更多关于Xilinx的经验,下载摘要“缩放正式连接检查Multi-Billion-Gate soc与规范自动化,“不要错过下一个DVClub !