ESD的失败可以在硅晶体的成功有直接影响。
随着半导体产业转型finFETs、可靠性挑战正在增加。ESD设计师挑战新的问题需要重大的重新思考和重新设计现有的ESD保护策略。非常复杂的嵌入到硅、失效分析和硅调试挑战甚至耗时ESD专家。
技术扩展
与技术扩展我们看到缩小设计windows用于ESD工程师由于缩小利润之间的标称电压和击穿电压的装置。恢复设备如GGNMOS和可控硅夹有非常低的寄生,通常用于高速I / O,射频模拟电路和至关重要的。finFETs,是极具挑战性的设计恢复设备——如果不是不可能的。这些设备的故障电流降低50%,促使大防静电设备,进而增加了寄生参数和影响产品的性能。此外,薄互联线自热的可能性增加,要求重大布局变化从一个节点到另一个过程。看着ESD失败的常见原因,几乎55%的失败interconnect-related,可以避免在设计阶段通过执行系统的防静电检查。
改变设计的趋势
今天的SoC集成等IPs模拟射频,记忆,高速I / o和处理器核SoC水平。每个IP集成到相同的硅有不同的功能需求,使ESD保护装置重用非常具有挑战性。例如,DDR等高速I / O操作超过1.5到2 ghz需要非常低的寄生电容和不同的ESD保护相比,传统的I / O。接口ip之间的信号导线在电力领域需要保护,免受静电放电事件。同样,权力领域,直接连接到C4疙瘩需要核心夹子从放电保护他们。所以ESD保护方案,在一个设计不能重用一个设计或一个过程。
更高的引线数,薄互联,栅氧化层,严格约束和多个岛屿使ESD保护网络设计挑战sub-16nm / finFET的时代。正确的施工方法,在过去的不再是一个可行的解决方案。
I / O和IP的要求
公司为常用外设开发IPs需要确保知识产权工作和满足规范在不同的流程节点和铸造厂广泛采用。可怜的ESD保护可以产生负面影响IP设计师的供电能力,性能和面积。笨重的夹紧装置具有更高的泄漏,占据更多的地区和寄生具有更高,从而影响性能。所以,不实用或防静电网络过多的防静电设备。对于IP设计师来说,明显具有挑战性的选择合适的ESD保护计划在几个铸造厂提供一致的性能。因此,它是至关重要的采取系统和simulation-driven ESD验证和确认方法,特别是对于finFET的设计。
全芯片SoC需求
成功实现硅晶体ESD保护集成电路,一个设计师必须执行ESD保护评估和验证在总体设计流程的每个阶段。他们必须确保强劲的电流处理,低阻力,所需的放电路径传导的ESD电流之间的任何两个垫。
对于设计使用finFET设备,防静电设备将占据更大的面积相比,功能性设备实现相同级别的ESD保护。早期ESD计划和验证前提下允许设计师来实现最优保护区域或泄漏。先进的流程节点,一个共同的设计趋势是取代大型笨重与小型分布式夹子夹。在ESD事件期间,所有的夹子有效触发放电ESD电流。刚果民主共和国验证夹连接视觉上或通过检查大规模复杂的10 -或总统金属栈并不是一件容易的事情。它要求系统和基于仿真的检查,以确保适当的连接的防静电设备。这样的解决方案包括的能力处理大型设计,精度在提取和防静电设备建模中,灵活地处理不同的ESD场景,用户友好的调试环境,帮助设计师确定和根源设计的弱点。
结论
硅晶片成本增加,第一成功是至关重要的任何硅半导体公司和ESD故障直接影响第一个成功。委托人签字不再是一个“可有可无”而是“必备”的要求。设计可靠性需要今天的一个组成部分的设计方法,以确保质量ESD签收的I / O和IP水平的全芯片SoC。
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