近门槛和亚阈值操作需要大量的工作和聪明才智在设计方面。
由巴里Pangrle
过程中,电压和温度,PVT是众所周知的设计师正在努力完成“签收”的设计。为了设计生产就绪,这是必要的,以确保设计会产生部分在盈利能力和足够高的百分比,它仍将在预期的过程和环境的变化。
在寻求更加节能的设计,降低操作电压是一种很有前途的方法来完成这一任务。因为它是一个众所周知的事实是动态功率与电压成比例的平方,这可能令人惊讶,Vdd并未真正下降大多数设计因为我们越过100海里阈值大约十年前。由于性能的原因,Vdd通常被设定在大约3 x-4x阈值电压。为了控制泄漏,阈值电压已停止扩展,问题是,我们失去了多少性能通过继续缩减Vdd相对不变的阈值电压和其他因素发挥作用呢?
在2009年1月发表的一篇论文IEEE杂志固态电路,Himanshu科尔等人从英特尔320 mV的实现描述运动估计在65纳米CMOS加速器。一些材料也由格雷格·泰勒在2009年EPEPS,可以发现在这里。
图1所示。频率随温度变化。来源:英特尔
图1显示了结果的性能由电压和温度的影响。注意,当操作在1.2 V, Fmax的差异从50°C时只有±5%温度变化从0°C到110°C,而在0.320 V变化是±2 x。这是一个巨大的差异在设计过程中需要弥补和太大“保证金”的设计。另一个角度考虑这是曲线的斜率和多少都在低电压。如果我眼球的图一个粗略的估计,它看起来像差别有±0.05 V 0.320 V在50°C左右也会导致相同的±2 x的变化的性能。这些设计对任何电压波动非常敏感
图2。在快慢频率变化过程倾斜。来源:英特尔
图1给我们一个指示的电压和温度的影响,但我们还没看过程变化。图2显示了过程变化如何影响性能。我们又一次看到,对于性能的影响较低的电压变化是“放大”。过程变异操作时1.2 V占±18%性能变化而在0.320 V占另一±2 x Fmax差。现在应该清楚为什么每个人都没有立即冲在超低电压运行。设计复杂的芯片是困难的和设计运行在低电压是非常努力。
新工艺技术的承诺呢?最截然不同的新工艺技术在大容量生产今天是英特尔的22纳米三栅极CMOS和我在之前的文章中引用如下图(在这里和在这里)。
图3。22纳米三栅极与32 nm平面。来源:英特尔
图3肯定提供了希望,可能会有一些承诺降低电压水平的新工艺。或许不出所料尽管对于这样一个全新的过程,有关于变化的问题。在一个在GSS博客网站有图和模拟部分基于显微镜在这里从迪克·詹姆斯Chipworks博客。
下面的图4,从Chipworks,清楚地显示了晶体管之间的变化过程与其他一些更矩形和三角形。根据GSS模拟和阿森教授Asenov,矩形晶体管更好地履行职责,在我看来似乎更像一个真正的“三栅极”晶体管。教授Asenov也是引用在这里说,“我认为英特尔只是存活在22 nm。我认为大部分FinFETs很难扩展到16个或14 nm。我认为SOI将帮助的任务扩展FinFETs 16 nm和11 nm。“所以宣布胜利之前,将有大量的工作要保持过程工程师忙。额外的复杂性会影响这些新节点的经济学。
图4。TEM图像NMOS门和翅片结构。来源:Chipworks
近门槛和亚阈值操作之路还需要大量的工作和聪明才智在设计方面。电路设计可以有更好的承受变化特征但经常在区域或性能或成本。当然,如果设计技术减少利差那么实际可用的性能应该改进。将会有更多的研究在这些方面帮助和亚阈值附近设计市场和应对变化。从过程的角度来看,似乎变化在一段时间内仍将是一个重要的问题。
巴里Pangrle是低功耗设计和验证的解决方案架构师在导师图形。
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