路由拥塞、噪声功率和性能影响迫使设计师重新思考的时候,他们在哪里以及如何部署测试。
埃德·斯珀林
收缩几何图形开始测试,因为他们有相同的影响在SoC的其他部分,重点从区域转到泄漏,热、噪声、信号完整性和对系统整体性能的影响。
警告说,设计团队需要考虑测试更早在设计芯片制造商年前发布,很大程度上忽略了。在28 nm警告终于开始被注意到,但是它仍然不能完全解决这个问题。测试芯片正变得越来越困难,困难将增长水平在每一个新节点,以及当它们堆放在一起成一个单一的包。
测试可以两种方式完成。芯片可以连接到一个外部测试,这是最快和最容易的,也可以用内存或逻辑内建自测(阿拉伯学者)。测试一直是尽快完成,因为时间真的成本钱。但随着功能萎缩和电线变薄,使用正常的测试方法可以摧毁一个芯片。接受替代测试通过降低电力正在放缓,但这也减缓了testing-compounded,有更多的功能和电路在每一个新一代的出类拔萃。
“测试也更容易受到噪声和交换活动先进节点,”布里·凯勒说,高级架构师遇到考试节奏的前端设计。“解决这个问题的办法是减少开关在测试和应用更多的测试活动。但这需要更多的时间和增加成本。”
权衡
这些权衡这些天越来越普遍的测试电路变得更加复杂为了处理从权力岛屿,可能或多个电压,更多的功能芯片,更核心的处理器。考虑,例如,如何处理芯片,有多个核心,但不是所有的功能。
“所有这些原因与测试复杂性问题,”凯勒说。“你可能无法开关所有盖茨在芯片上。或者你可能有很多实例相同的核心和部分好死还好卖但也许一个核心是不好的。”
逻辑和存储器BiST添加更多的电路和开销死,甚至有电路,使攷虑缺陷修复。
“鉴于今天的系统的复杂性,这是唯一的方法来保证高水平的产品质量,“说Indavong Vongsavady, CAD技术和研究主管意法半导体。“但测试电路消耗区域和力量,如果设计不当可能会影响性能。总的来说,这是一个权衡设计开销和产品质量。质量要求越高,开销就越大。”
到目前为止,他说,开销比例并未受到缩小尺寸。但随着越来越多的逻辑功能被添加到相同的设备,整个测试时间会增加。圣的解决这个问题更精心测试压缩方案,Vongsavady说。
并发症和解决方案
测试了其他问题。权力,尤其是测试已经成为一个问题,因为它可以煮一个SoC如果大电流的电路是抨击。Synopsys对此产品营销经理罗伯特·鲁伊斯表示,今年早些时候有个案例是关于阿拉伯学者融化的套接字球在芯片上。
“阿拉伯学者限制高覆盖率,”他说。“但也有自测的版本中,这是他们开始使用在汽车应用程序。当你停止在红灯扫描电路是否有任何问题。我们也看到更多的系统级测试,客户内部自测远离商业解决方案。在网络应用程序,测试后制造业现在包括环境因素。”
不过,增加电路为测试芯片还增加了同样的并发症,任何积极的电路。控制权力,时钟门控扫描测试期间通常是必要的。添加更多的电路。压缩,也会引起交通拥堵,因为它需要更多的扫描针和扫描链之间的连接。
问题的一个解决方案是一个混合的压缩模型,它使用多个测试引擎来完成一个测试,而不是一个,以及多种渠道来做这些测试。
“有更多的模式来测试如果你使用切换率较低,”Steve接线盒说产品营销主管导师图形“硅测试产品。”混合设计使用功能的引擎和合并后的开销减少30%到40%。”
改进的相关性
第二个解决方案是没有测试或者至少两次。在堆死,这一点变得尤为重要,测试可以做损害50-micron-thick芯片和访问可能不是那么简单。IEEE 1838工作小组正试图解决这个问题通过定义到通信运行测试,但到目前为止还没有标准发布。
在其他情况下,测试需要在关键路径路由,所以他们可以根据需要在后台运行。导师的接线盒说可编程测试引擎帮助很大,因为每个芯片的关键路径是不同的。“我们开销减少了使用这种方法的三至四倍,”他说。“在某些情况下我们共享的总线接口的手臂。
拥有灵活地改变测试是很重要的。做错了,测试可以在产量造成严重破坏,导致假阳性errors-particularly在高级节点噪声和热会影响结果,SoC的总体性能的影响。
拥有标准的方法来做测试是同样重要的,特别是在堆死。“事实是,你必须计划,这很好,”说Bassilios Petrakis,产品营销总监节奏的前端设计。“有很多专有的测试。当你混合和匹配死与不同的测试,这将是一个挑战对于工程师。”
所出现的错误,并了解在架构层面,在流动的早期和建立到测试方法可能是最重要的。大多数专家一致认为,测试不再是晚些时候要做设计。现在需要初始计划的一部分或芯片制造商将支付,在性能、掌权,在试图解决问题不应该发生。
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