How Compute Express Link提供了一种连接各种异构计算元素的方法。
在网络研讨会上隐藏信号:AI、物联网和5G的内存和互连决策， IDC的Shane Rau和Rambus研究员Steven Woo讨论了互联如何成为未来计算平台的关键使能技术。其中一个主要的复杂问题是由众多不同的接口协议组成的“互连汤”。计算快速链路(CXL)标准提供了一种互连各种异构计算元素的方法，包括cpu、gpu、片上系统(SoC)、内存等，从而解决了大部分复杂性。
CXL现在处于2.0规范级别，提供了超低延迟链路和设备之间的内存一致性。它保证了人工智能/机器学习(AI/ML)和其他计算密集型工作负载所需的性能。此外，它基于PCI Express (PCIe)技术的巨大发展势头，采用PCIe 5.0 PHY作为其物理接口。随着来自英特尔和AMD的支持PCIe 5.0的下一代服务器平台在大约一年的时间内推出，市场上提供的PCIe 5.0设备的生态系统将不断增长。
为了支持大量的异构计算用例，CXL标准定义了三个协议:io, CXL。cache和CXL.mem。CXL。io为io设备提供了一个非一致的加载/存储接口，可用于发现、枚举和寄存器访问。CXL。缓存使加速器等设备能够有效地访问和缓存主机内存，以提高性能。CXL。io + CXL。缓存，以下使用模型是可能的:基于加速器的网卡将能够在加速器上一致性地缓存主机内存，执行网络或其他功能，然后将内存的所有权传递给CPU进行额外的处理。
CXL。Mem协议允许主机(如处理器)使用load/store命令访问附加到设备上的内存。这使得一些非常引人注目的用例成为可能。使用CXL。mem和CXL。io，一个处理器或多个处理器可以通过CXL连接到内存缓冲设备，以访问DDR、LPDDR或其他内存类型(包括非易失性内存)。这可以为处理器提供更大的容量和内存带宽，从而提供巨大的架构灵活性。
在计算设备(如CPU和AI加速器)之间一致性共享内存资源的用例可以通过使用所有这三种协议来实现。例如，具有cxl连接的加速器卡的服务器将在加速器上启用嵌入式主机内存缓存，并在加速器和主机服务器CPU之间使用加速器附加的内存，例如高带宽HBM2E设备。
CXL的性能得益于PCIe 5.0的32千兆每秒(Gb/s)速度，比上一代数据速率提高了一倍。正如我们在过去所看到的，将PCIe链路的速度提高一倍可以提高性能，但会增加模拟电路和伴随的数字核心的复杂性。在模拟方面，复杂性在很大程度上是由在更高速度下出现的越来越多的信号和电源完整性问题所驱动的。
Rambus提供了具有CXL标准支持的PCIe 5.0 PHY，是AI/ML等性能密集型工作负载的理想选择。与接口IP供应商(如Rambus)合作，设计人员可以访问高性能CXL/PCIe 5.0 PHY，受益于Rambus 30多年的高速信令专业知识和十多年的PCIe解决方案实现。
额外的资源:
网站:PCIe 5.0/CXL SerDes PHY
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