通过分解和可组合性超越服务器的经典体系结构。
全球互联网基础设施的数据量和流量呈指数级增长，这推动了数据中心新架构的探索。分解和可组合性将使我们超越服务器作为计算单元的经典架构。通过将计算、内存、存储和网络的功能组件分离到池中，按需组合以匹配不同工作负载的特定需求，可以实现更高的性能、效率和总拥有成本(TCO)。
计算快通(CXL)得到了超级规模商、设备原始设备制造商、芯片制造商和IP供应商等广泛联盟的支持，已成为互连计算资源的一种新的使能技术。CXL现在已经是2.0代了，通过处理器、加速器、网卡、内存和存储器之间的内存缓存一致性，使高速、低延迟链路成为可能。它利用PCI Express 5.0 (PCIe 5.0)作为物理层，利用标准的巨大势头和行业知识库。
Rambus宣布推出CXL内存互连计划(CXL Memory Interconnect Initiative)，引领数据中心架构新时代解决方案的研发。同时，我们宣布收购PLDA和AnalogX，以加强这一计划(AnalogX的收购于7月6日结束thPLDA的收购预计也将在本季度完成)。PLDA和AnalogX带来了产品和工程人才，扩展了CXL 2.0和PCIe 5.0的Rambus IP组合，加速了下一代CXL 3.0和PCIe 6.0解决方案的路线图，并为CXL内存互连芯片提供了关键的构建模块。
PCIe 6.0将标准数据速率从32 GT/s提高到64 GT/s。在前几代中，数据速率加倍是通过奈奎斯特频率加倍来实现的。32 GT/s PCIe 5.0具有16ghz的奈奎斯特频率和NRZ信令。然而，将奈奎斯特频率加倍到32千兆赫是不切实际的。噪声和串扰的非线性增加将使信道损耗达到60dB或更高。因此，PCIe 6.0从NRZ信令过渡到PAM4信令。
使用PAM4，数据速率是奈奎斯特频率的四倍，使用四个信号电压电平，而不是使用NRZ的两个。这允许PCIe 6.0信令达到64 GT/s，同时保持奈奎斯特频率为16 GHz。缺点是信号之间的可用电压预算下降到只有1/3理查德·道金斯NRZ的。随着PAM4信号跃迁的增加，时间裕度也随之减小。随着裕度的减小，抖动、串扰和所有其他造成噪声的因素的影响会被放大。作为SI/PI领域的领导者，凭借近二十年在PAM4信令领域的开创性工作，Rambus的理想定位是帮助设计人员解决利用PCIe 6.0物理层的PCIe 6.0和CXL 3.0的实现挑战。
CXL技术支持的两个引人注目的使用模型是内存扩展和内存池。前者提供了在主内存通道之外灵活地向处理器添加更多内存容量。进一步说，内存池支持主机(处理器)和设备(内存节点)之间的多对多连接，因此处理器可用的容量可以大大扩展，并根据当前的工作负载进行精细调整。当不再需要时，可以将这些灵活的额外内存释放回池。内存池有望提供更高的性能、更高的效率和更大的TCO，它使我们朝着完全分解和可组合的体系结构迈进。
CXL内存互连计划是Rambus 30多年来推动计算性能领先优势的最新篇章。它将利用该公司在内存和SerDes子系统、半导体和网络安全、大容量内存接口芯片以及计算系统架构方面的专业知识。加上PLDA而且AnalogX加速塑造数据中心未来的努力。
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