由马克贝克和Ravindra Aneja
维护完整性、正确性和一致性的设计约束是一个挑战无处不在的设计流程。多个转换,或接触点(见下图),在设计实现阶段存在。此外,有并行阶段涉及知识产权开发和切换导致SoC集成和设计结果。有理由进一步细分实现流“初始时间关闭”和“签收时间关闭。”这一转变反映出最终的分析,存在所需的生理效应,确保定时意图设计约束中指定匹配功能按设计意图。
实现设计关闭需要有效的管理约束生成、确认和验证过程。从最初开始,验证约束,可以驱动RTL的结果分析阶段。例如,疾病预防控制中心分析可以使用,区议会约束提取时钟关系提取为主要输入/输出时钟域信息,提取其他输入约束和设计验证异常。这样可以确保RTL结果分析和时间分析是由相同的一组约束。这使得RTL的结果分析不容易出错,还增加了整个时间分析过程重要的生产力。
随着时间分析的发展,我们的目标是识别问题,可能不会立即明显。例子包括:
也有考虑权力和设计约束对功耗的影响。如果所有的时钟的关系(即异步、排他性等)不正确地定义或如果失踪时间异常存在,其结果是外部芯片的功耗。
管理约束无处不在的影响可以为设计团队是一个重大的挑战。能够有效地管理约束创建、确认和验证过程中的每个阶段实现流关闭成功设计的关键。
在Atrenta -Ravindra Aneja是高级技术营销经理。
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