约束通常不接受相同级别的验证之前被使用,尽管它们容易出错,几乎无法管理。
设计经过几个转换在一个典型的寄存器传输级(RTL)布局流,和各种各样的验证技术是采用(模拟、等价性检验等),以确保其意图并没有改变。正常的时间限制是创建和完善与RTL和整个设计周期的网表,但这些约束通常不接受相同级别的验证(或者任何验证)之前被使用。创建和优化的约束主要是手动,错误倾向和耗时的过程,和管理数千行时间限制在整个流几乎是不可能的。随后,约束问题构成严重风险的成功实现过程。可怜的约束影响整体芯片质量和延迟时间关闭。在最坏的情况下,错误的约束可以导致失败和re-spin硅。关键需要EDA的解决方案,以确保整个设计流程时间限制是有效的。
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