通过赋予我的权力,我现在宣布你们成为(SoC设计)…

…注定要失败。

好吧,也许这是有点苛刻,但你的工作不会变得轻松起来;“幸福快乐”可能比你想象的更难实现,还有很多原因。和“我”(权利),在这里我真的在谈论整个消费市场的力量和我们的集体贪得无厌的需求更新、更闪亮…嗯,就是“冷却器”高性能产品,我们每天都与我们的生活在不断增加的数字。

“酷”设备是国王
为了了解我觉得该是新设备的爆炸,我决定做一个审计我自己和我的小五的家庭。我发现很可能代表你平均2018年第一世界公民,也许轻微的修正是极客住在硅谷。我学到的是令人惊讶的,数量,还有各种各样的电子设备根植于我们的生活。从我们的智能手机、平板电脑、智能电视、笔记本电脑、相机、智能音箱,太多的塑料/哔哔孩子的玩具、智能家电、运动/活动追踪器或smartwatches,传感器和车辆,我数89个独立的电子设备与多个子系统(许多)。其中,34%有蓝牙连接,和46%的人接受过某种形式的无线或移动互联网连接。一种非常不科学的估计数量的离散半导体集成电路在这些设备超过15000(现代汽车用高级安全性和信息娱乐功能可以有成千上万本身)。

这个告诉我的第一件事是我的家人经常需要去野营或徒步旅行,让我们所有的设备在家里。第二,SoC设计师的职位,而变得越来越有挑战性,非常安全。但是在宏观层面,它打回家我们都已经在这支军队的依赖设备和集成电路,使我们的日常生活更舒适、高效和有趣。

也许最有趣的是尽管,我们引入“低”“赋予我力量”,超过半数(61%)的这些设备主要是电池跑了。但他们中的许多人仍然提供高端性能能够提供高速的数据提要经常在超高像素密度显示所有在紧凑和轻量的形式因素。在这个十字路口的高性能(频率和能力)和低功率(效率和温度)存在困难的设计挑战。也是advanced-node工艺和尖端工具/流的食谱必须一起应对这些挑战的解决方案,可以带出芯片和船舶产品在一个时间段,我们用户仍然认为他们“酷”。

推动这个过程
这些电子设备迅速增加给我们在毫瓦的电力需求,往往需求兆赫性能信封。虽然我们的许多老设备大量混合信号与硅工艺性质和开发超过90海里,这些设备更大的子集,住在“物联网”空间有一些基本的无线连接和低到中等性能需求。虽然这些现代物联网设备仍在了更成熟或主流流程节点从65纳米到20海里,许多相同的半导体供应商正在推动在16/14nm FinFET过程节点的最高音量物联网部分或寻求低功耗过程技术像FD-SOI铸造厂。最有趣的是,这些设备大多都使用芯片的最高执行设计今天16-10nm范围。进一步,几乎所有相同的芯片制造商已经开始开发在7海里或正在调查很快转变为下一波设备,将“酷”消费者,因为他们在未来几年一上架。

作为设计师FinFET过程的早期猛烈攻击节点利用权力和性能优势,你被迫应对着色或双模式时,芯片上变异和电磁效应更加明显。和移动到10 - 7海里可以引入新一波的设计要求包括销访问位置、导线电阻缓解、SOCV处理,路由晕,通过校准和插入(包括先进的新的通过结构),削减金属、自动加热效果,三重模式和公交路由。

根据这个越来越过程驱动的设计复杂性,设计流程的变化需要利用低功耗/高性能的好处这些最先进的流程节点?

感觉流
当你开发20 nm - 7纳米范围,派拉蒙您选择正确的工具的合作伙伴,有深深的与你选择的铸造和正在进行的关系和拥有一整套完全认证的工具在你的目标节点。确认关键工具认证只是成功的一半,仅提供一定foundry-defined基线水平的过程兼容(解决一些关键的新需求上面列出),保证一个可以接受的结果的准确性与最后的硅,并确保给定的工具已经被证明能够成功地实现其功能的芯片流对一个成功的测试过程。认证不做的是保证你能够实现最佳功率,性能或区域(PPA),运行速度不够快,在一定期限内得到结果,从而满足您的时间表,并收敛于目标目标通过流动与合理的迭代次数。

有信心,流本身将在上面的,你应该从你的工具供应商寻找三个关键成分(s):

快
今天最先进的设计有数亿可被安置的实例,并且能够使用这些全芯片设计工具STA签收,动力分析和物理刚果民主共和国/ lv是至关重要的。大规模并行技术,利用分布式计算(和理想的第三方云基础设施)现在需要的。如此大的芯片,物理块的大小也需要成长管理块没有指数增长的设计团队。从1 - 2块大小的百万实例5 - 10百万实例或更需要实现工具,可以优化和分析过程分解成可平行的工作利用共享内存多线程和分布式计算技术。你需要快,结果和流中的每个工具需要交付速度和容量或整个流程将由最慢点工具的瓶颈。

聪明的
这些天最尖端的EDA工具使用非常先进的开发技术,帮你挤出最后几兆赫,缩小你的死几个百分点或刮几毫瓦功率规格。考虑到设计尺寸和工具运行时非常先进的节点,在初步估计的权力在RTL阶段和物理问题是至关重要的。但这些估计需要准确和理想情况下与一个完整的下游流实现可信。优化引擎可以不再是严格意义上的一个——或者两变量驱动的,但必须同时考虑电力、性能、面积、拥堵、EM / IR、DFM和物理过程约束成本函数。作为设计师,你应该能够深入挖掘工具厂商和理解他们是如何利用机器学习和人工智能技术应用到他们的开发过程改进工具的可用性和最终结果。

全流式
虽然每个工具需要铸造认证流程,运行非常快,并且有巨大的能力,如果工具没有预测和关联,整个流程需要迭代超过你的日程表允许,或者更糟,不收敛。在最先进的节点,它变得清晰起来,提供一个真正收敛流的最好方法是通过分享姐姐工具之间的发动机和算法在流,采用全流式意义解决方案供应商,提供有竞争力的每一步你的设计流程需要的工具。如果你的高级合成工具不了解交通拥堵RTL综合工具将在物理合成、你的设计不会收敛。如果你的RTL综合工具不使用相同的位置和路由决策和R / C在其早期的物理模型提取您的实现工具,你的设计不会收敛。如果你place-and-route实现工具不使用真正的结果在优化电力发动机精度,时间、物理和DFM签收,你的设计不会收敛。

所以当选择advanced-node工具流高性能/低功耗设计,确保你得到的是不仅完全认证,但也快,聪明和总流量。

作为SoC设计,当你帮助提供最酷的终端设备的挑战为高性能和低功耗设计并发硅可能觉得吓人,实际上你不是命中注定的。存在一个明确的前进道路,帮助你找到你的“从此幸福地生活在一起。“通过采用最新的工艺技术和配对智能工具和流程,提供高容量通过大规模的并行性和先进的优化集成引擎,你仍然可以成为英雄,并且得到女孩最终(或人)!回到这些权力,我是既定的,“现在你可以吻新娘(新郎)“…只是不度蜜月的时间过长,作为下一个tapeout指日可待。