制造芯片的成本不会那么快,如果,在每一个新的节点。现在怎么办呢?
线性进展有催眠效果甚至最聪明的人。他们诱使每个人都认为,进步还是至少有一个进程一条直线,很少或根本没有认识到边缘周围一切都在变化。
外围肯定是变化的。和在接下来的几个流程节点,半导体制造业也将不得不想出一个策略来减少生产成本的半导体,或者它将不得不开始工作在一个完全不同的方向。
有几个因素在起作用:
1。光刻技术。这是迄今为止最著名的和理解障碍的进展。经过数十亿美元的投资和年的延迟,EUV仍然还没有准备好。对于任何熟悉这项技术,这不是特别令人惊讶。这是困难的事情。最大的问题是电力供应,但有散射和侧壁的问题很难解决,他们让你的大脑受伤。它可能永远不会完全可以解决的,这就是为什么如此多的注意力已经转向了最近几个月定向自组装。DSA有自己的缺陷,还有待观察是否能真正取代193海里浸泡。
2。计量。到目前为止没有可行的替代CD-SEM,即计量193海里浸没式光刻技术。超过20 nm,很难得到一个清晰的图像精确测量。接下来是一个有争议的问题,因为解决方案确实存在他们也破坏他们测量的特性。在这样一个世界越来越低的两位数的定义nanometric规模,这是一个大问题。
3所示。设计和研究。在芯片设计复杂系统的成本明显上升,部分原因是意法半导体和博通等公司正在最28 nm节点的。没有finFETs,没有双模式,还有圣所使用的选项现在完全耗尽的绝缘体上硅结构与身体偏置。前进需要大幅上涨的复杂性,时间,和更严格的设计规则,甚至然后产量还没有人谈论的东西。和芯片制造商现在负责晶圆,而不是只知道好死,这是一个大的信心才行。加上450毫米晶圆和风险和成本可能会明显高于没有任何保证的回报。
另一个选择,这可能会在几个步骤展开,通过创新包装。在某些方面,这是一个尖锐的左转功能萎缩,但最终它可能是互补的。最大的障碍在2.5 d叠加已经插入器的成本,但考虑到设计成本上升,制造业和描述芯片在高级节点,这可能相比也显得苍白无力。完整的3 d堆叠仍有一些问题需要解决,特别是在tsv。
也可能会展开,一旦堆积成为主流,是一个生态系统的IP-probably完全集成子系统和平台开发为全死在任何生产流程节点,具有很大的意义。对记忆和逻辑,这可能是在前沿节点。模拟和混合信号IP,它可能将在旧的节点。和I / O IP,它可能会改变取决于是否一个新的标准或遗留。
进步是几乎处于停滞状态,无论发生什么。如果EUV奇迹般地出现在地平线上电源,另一对夫妇的前进道路可能确实是线性的过程节点。但即使这样,有挑战。
鼓励,进步是,无论发生什么,不会停止。它会减少线性,但你并不总是直线路径达到一个更好的解决方案。
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