早些时候能够测试和分析处理后端上的节省时间和减少投放市场的时间。
2010年12月在一个博客,我的同事罗恩·克雷格写了一项调查,94%的受访者说,时间限制是一个问题。嗯,没有惊喜。但70 + %表示他们计划只是“更加努力”在他们的下一个项目来避免这些问题。他们真的认为这是一个可行的解决方案吗?
博客的出现问题的一个很好的实例。它给了我一个良好的笑。
但我想澄清。并不是每个人都认为“努力”是唯一的解决方案。测试工程师被证明是更进化和超前思维。
这不是很久以前,设计社会没有表面上关心测试。在前端,RTL设计更侧重于时钟,重置连接和scannability。是的,他们需要注意的适当时机指南和SoC DFT连接,但他们也非常乐意把他们的设计/墙上的DFT专家。这是DFT专家关注测试的工作质量和覆盖面,速度测试和测试生成/ MBIST。对于任何问题,DFT专家将在墙上扔回迭代的设计师。看起来,双方生活在不同的世界。
这种情况正在改变。测试问题是在整个组织中看到更多的可见性,并正在做更多的工作。这背后的驱动力是什么?
当然,一个重要因素是越来越复杂的设计。考虑到今天的soc的规模,设计师不再能够从头设计所有IP块,所以有更广泛采用第三方知识产权。是需要资格和验证的IP。你需要知道如果芯片将函数根据你的设计意图,这需要仔细的测试计划。同时,我们向下移动过去的45纳米技术曲线,已经出现了另一个问题是“速度”缺陷的问题。我们不再关注仅仅停留在“故障缺陷。芯片的成本正在增加,因为速度测试的需要基于一个实际使用的模型,而不是有限的测试模式。这使得测试问题更加困难。
还有挑战创建额外的功能。今天的移动设备作为GPS和MP3播放器,以及被电话、相机、录像机和更多。和这些移动设备需要背后的soc功能无缝地在这些不同的模式,所以他们需要设计,这样芯片进入一个特定的操作模式。这也需要更复杂的测试策略。
所有这一切是在无处不在的的背景下上市时间的挑战。在快速变化,消费者驱动的环境中,缺少市场窗口可以是丧钟的产品或甚至一个公司。几周内可以成就或者毁掉一个产品的成功。测试可以有相当大的影响设计进度。功能更改期间post-synthesis place-and-route可以深刻影响测试质量。扔回设计师可以添加周时间表。
一个更好的方法。我们看到越来越多的人使用RTL测试分析工具。工具,验证IP质量早期,测量速度的完整性测试,确定设计将实现98%或99%停留在报道。测试工程师、工程经理和RTL设计师都意识到解决DFT早,在RTL,将简化后端设计流程。RTL DFT的工程师和专家们更有效地一起工作。这是高度进化的行为。
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