成功的验证需要的不仅仅是DRC和LVS规则甲板。
设计规则检查(DRC)代表了一个公共平台，通过它我们可以比较相对规则的复杂性。业界期望所有晶圆厂将在所有工艺节点上提供完整的DRC和布局与原理图(LVS)规则甲板，以成功实现IC设计的外包装。然而，不仅DRC操作显著增长(图1)，而且确保可制造性和性能所需的规则范围也在扩大。由于许多检查的上下文(例如，电压敏感的DRC, finfet特定的DRC和多模式DRC)现在对于成功验证芯片至关重要，IC设计师和验证团队要求的不仅仅是DRC和LVS规则组，以确保他们的设计可以准确打印并匹配源网络列表。
图1:DRC规则检查数量和复杂性的增长。
现在设计公司可以使用过多的工艺节点和变体，多家代工厂正在竞争新的业务，并创造了引人注目的产品，以吸引这些公司将下一个设计转移到他们的平台上。虽然节点迁移仍然是扩展(和提高每个晶体管的成本)的流行选择，但许多晶圆代工厂正在通过在更大的已建立的节点上引入新的工艺节点来响应客户的需求，这些节点与许多设计启动的设计复杂性、功率配置和可靠性需求很好地匹配。这种“扩大规模”的努力，以创建一个完整和平衡良好的投资组合，包括必要的基线规则甲板(DRC, LVS)，以及充分验证和优化这些设计所需的制造设计(DFM)和可靠性规则甲板。一个完整的、健壮的可靠性验证[4]环境的可用性正受到越来越多的追捧和需求，并已成为选择代工的一个更大因素。
可靠性验证
如今，设计师、CAD部门和可靠性验证工程师得到了许多代工厂的帮助，他们提供了利用自动化可靠性验证的可靠性规则集。这样的代工规则甲板为整个设计流程(从IP到全芯片可靠性应用)的可靠性接受创建了基线。此外，当有代工厂支持的可靠性规则甲板[5]可用时，更容易了解如何应用新流程节点的精确规则。拥有代工厂支持的可靠性规则甲板的设计公司可以确保在其设计中发现、分析并在验证期间适当纠正复杂的可靠性敏感性。
IP验证
当今设计的重要组成部分是知识产权(IP)的重用。无论是从以前的项目内部开发的IP，还是从外部采购的IP，这种重用的一个重大挑战是确定适用性。虽然在以前的设计中使用的IP块的物理布局可以保持不变，但必须验证在新设计中如何使用该IP块的上下文。图2显示了具有多个功率域的可靠IP，以及统一功率格式(UPF)功率状态表(PST)。虽然IP在独立环境下可以很好地工作，但必须严格执行它们如何与新IC设计整体相互作用(以及内部物理连接)的验证，特别是在验证多个功率域的相互作用时。
图2:具有多个权力域的受信任IP。
来自多个来源的IP可能包含不同的设计风格和技术。虽然这些通常展示了设计人员的创造力，但有时验证一致的设计风格和最佳实践为简化长期维护和提高拥有成本提供了平台。在设计过程的早期识别这些差异有助于在IP集成和组装过程中消除后期爆发的问题。例如，在一个设计决策中，跨团队的一致性是有价值的，即选择使用哪种常用ESD技术来保护IO引脚。
当IP验证还涉及到流程节点或代工变更时，它变得更加困难。在应用进程收缩时，重定向IP可能特别具有挑战性，因为必须特别注意设计中不应该收缩的部分，例如互连健壮性和用于ESD保护的设备大小。虽然缩小互连，晶体管尺寸和大多数设计的空间可能适合于新节点，但在需要分流能量的地方保持正确的几何尺寸，就像ESD保护电路的情况一样，需要仔细验证。虽然新节点可能会提供提高器件性能的新机会，但它们也可能需要不同的设计考虑，例如从平面体晶体管过渡到FinFET或FD-SOI。在针对物联网(IoT)应用等功耗敏感应用或有效使用身体偏向[6][7]技术时，这些考虑因素至关重要。
全芯片集成
单个ip的验证为处理芯片组件的验证提供了基础。然而，独立的IP验证缺乏如何将这些内容整合到更大的设计中的整体背景。全芯片级的全面验证也是同样重要的考虑因素。用于IP和全芯片运行的规则甲板通常具有用于定义验证级别以创建适当结果的设置或模式。整体芯片环境是验证关键可靠性应用的重要方面(图3)，包括ESD、电气过应力(EOS)、电压感知DRC和互连鲁棒性检查(通过确保ESD夹之间的低电阻，对于避免充电器件模型(CDM)问题尤其重要)。
图3:彻底验证关键可靠性设计问题所需的可靠性应用程序。
虽然仍然适用于IP级，但也必须在全芯片上下文中执行一些可靠性检查。在设备级EOS的情况下，如果大容量连接到比栅极开关电压更高的电压，则会出现长期可靠性问题。这种情况会产生栅极氧化物压力，随着时间的推移会导致故障。这些类型的故障很难识别，因为它们是通过传统SPICE模拟不容易识别的细微设计错误(对于所有晶体管和功率模式，考虑暴露输入向量和检测波形检查是必要的)。为了确保随时间变化的介电击穿(TDDB)不会导致互连的过早氧化击穿，必须以考虑这些互连上电压的方式进行间距检查。这种检查技术通常被称为电压感知DRC (VA-DRC)。
虽然大多数设计人员希望从自动化工具流程中进行基本的ESD检查，但更复杂的全芯片可靠性检查，如点对点(P2P)互连鲁棒性验证和电流密度(CD)分析至关重要。由于栅极氧化层厚度的缩小和对功率域的关注，需要CDM检查来保护直接连接到电源/地的栅极。当使用主动夹钳时，需要验证全球大国(不同领域)之间的阻力，以避免CDM问题。
自定义检查
虽然代工厂可靠性规则组提供了基线可靠性检查，但在某些情况下，就像代工厂提供的DRC检查一样，验证团队或设计人员可能会根据目标行业和其产品的预期客户使用情况选择增加这些检查。特别关注的是验证模拟设备约束[8]、静电放电(ESD)路径和相关互连[9][10][2][11]的可靠性，以及锁存验证[12]领域的增强。
晶圆代工厂提供的ESD/latch-up规则是开发可靠性基线的一个很好的起点，但根据您的晶圆代工厂提供的内容，您的全芯片清单可能需要包括:
行业应用
每个代工厂的产品都有不同的重点。ESD保护是所有领域的共同主线，但在其他领域有所不同。例如，台积电(TSMC)在IP和全芯片级别都专注于ESD、互连可靠性和锁存[9][13][14]。台积电一直是可靠性验证的领导者，为其他晶圆代工厂效仿[15]铺平了道路。在为客户创建TSMC9000 IP质量计划[16]以提高IP可靠性后，台积电随后扩展了设计规则，以创建包括完整ESD/闭锁覆盖的高可靠性生态系统。在支持的节点上，所有得分为100%的TSMC9000 ip均已使用西门子业务[5]Mentor的Calibre PERC可靠性平台进行验证。
作为TowerJazz PDK产品的一部分，TowerJazz已经支持电源管理、ESD和CDM保护检查，并宣布支持一套新的模拟设计约束检查，包括设备对齐、对称、方向/参数匹配等(图4)。这些检查利用了精细的模拟布局要求和可用于Calibre PERC可靠性平台[8]的汽车可靠性检查模板。
图4:如果没有自动验证，细微的设计错误通常很难识别。[17]
汽车可靠性检查模板是德国RESCAR 2.0项目的成果，该项目的重点是提高汽车环境中电子电路的稳健性。该项目的成员公司英飞凌科技股份公司和罗伯特·博世有限公司选择Calibre PERC平台作为电子设计自动化(EDA)可靠性平台，使用基于Calibre PERC的汽车可靠性检查模板验证基本健壮性约束[8]。
TowerJazz是第一个将这些rescar开发的可靠性检查纳入其标准设计工具包的商业代工厂。这些检查使设计人员能够满足汽车行业标准(如国际功能安全标准ISO 26262)对整个汽车供应链的更高可靠性合规要求。尽管这些可靠性检查是针对模拟设计的，但它们可用于分析和提高任何IC设计的可靠性。
结论
在当今苛刻的市场中，第三方IP和内部IP在引入到更大的设计之前都应该经过同样严格的可靠性验证。这些检查通常不仅包括可靠性验证，还包括验证一致的设计风格和最佳实践，从而简化维护和提高长期拥有成本。
铸造厂提供的规则甲板使设计公司能够建立基线健壮性和可靠性标准。可靠性和设计一致性检查的自动化取代了耗时且容易出错的人工检查，采用了高效、一致且可重复的可靠性验证流程。向此基线添加定制检查的能力为代工和内部可靠性规则甲板提供了完整的覆盖。
在过渡到新的工艺节点时，设计公司必须考虑从IP供应商到最终芯片组装的整个生态系统，以确保他们拥有一致、完整和准确的可靠性验证解决方案。如果没有这种验证，设备性能和产品寿命就会在一个苛刻且往往无情的市场上成为不确定的承诺。
参考文献
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