为什么不再需要做出选择。
FPGA原型比模拟更具挑战性。然而对于原型中投入的时间设置,开发人员获得验证平台能够运行的数量级比仿真。
仿真也有好处,尤其是对设计验证工程师。除了完全自动化编译和安装流,它提供了健壮的调试功能和大量的接口连接模拟器与高密度脂蛋白等各种验证环境模拟器虚拟平台,基于模型的设计工具(例如Matlab和Simulink)或任何其他环境C / c++连接的能力。
但等待,你真的需要仿真和原型之间选择?
这可能是真正的1990年代,但自那以来发生了很多变化。FPGA技术的发展和成熟以及FPGA软件供应商的合成和地点和路线。然而,由于某些原因的第三大EDA保持独立。模拟硬件基于定制的处理器或自定义fpga是极其昂贵的,后来,如果你需要做原型设计启动和固件开发的更多投资于fpga硬件。
工程师们一直在努力填补这一差距,统一硬件平台用于模拟和原型作为一个具有成本效益的解决方案。成本效益来自可重用性和可伸缩性。Aldec的提供在这个空间是基于最新一代的原型板包含最大Virtex-7现在Virtex UltraScale Xilinx fpga。这些板都可以在各种配置包括底板板,提供整个系统扩展能力6.33亿ASIC盖茨(24 Virtex UltraScale 440芯片)。硬件正是为了满足最严格的原型标准时钟分布或信号的完整性。
从全局的角度来看,这样做是为了重用原型板的仿真。最重要的三个条件是:
最好的方法是使用这些板早期,当高密度脂蛋白仿真成为验证瓶颈。通过应用多个分区,以及增量合成和实现,可以减少周转时间。模拟探测器还需要与信号在RTL代码发现发生了什么在你的设计和定位的问题。最后,仿真可以使用直接信号电平或加速基于Accellera SCE-MI事务级。您可以使用SystemC TLM集成仿真与虚拟平台或其他SystemC testbench或普通的C / c++ API连接你的仿真设计与其他验证环境。
如果你想了解更多关于这个话题,我可以推荐一篇文章,为什么我看到C SCE-MI吗我的同事写的,Jacek Majkowski。
毫无疑问仿真和FPGA原型融合这些天,这个过程是由于工具像Aldec HES-DVM加速。纯原型仍然相当难以设置只使用FPGA供应商工具时,这就是为什么Aldec HES-DVM添加原型支持功能。
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