上市时间恶化的担忧

上市时间一直是一个问题对于芯片制造商在高度竞争的领域,但随着芯片继续增长的复杂性在高级节点,随着市场逐渐转向消费电子产品,已跃升至第一关注。

采访工程师在不同层次内的一些最大和中型芯片制造商,由半导体工程在过去两个月,已经证实,上市时间有了新的跨供应链的紧迫感。这些工程师们把这种现象归因于多种因素,包括:

• 大型oem厂商如苹果、谷歌和亚马逊专注于制造自己的芯片,剩下的机会正变得越来越有竞争力。首先进入市场就意味着胚根端胚乳投资或收回的区别越来越失去全部。
• 设计变更的数量现在连续高级节点,部分原因是流程和工具还没有完全烤设计开始的时候,和部分原因是越来越多的集中消费市场意味着需求的变化如此之快。
• 有更多的功能和IP块需要集成到设计,以及更多的物理影响,需要考虑。虽然EDA工具跟上复杂性,问题需要处理的体积大大上升。
• 有更多的不确定性包括光刻、新的晶体管结构,产量和新兴材料最先进的节点,这可能需要更长的时间来处理foundries-a因素尤其是影响有限的中型公司,甚至大公司生产运行。

EDA供应商一直观察这些变化有一段时间了。导师图形最近委托威尔逊研究小组研究表明设计是提前约10%与前几年相比,当完成这项研究。尽管这些统计数据在表面看起来乐观,超越视觉。

“我们还获得的数据,会导致不同的结论,”说,导师的董事长兼首席执行官。“如果你看看所做的所有的事情都在设计这些天,这个名单已经在过去5年增长了两倍。我们现在处理电源管理检查和验证。整个任务增加了。”

莱茵说,虽然公司提供芯片,它需要更多的努力/设计。此外,曾经是一个连续的过程现在是一个复杂的矩阵,涉及从软件原型到一系列的不断更新。

是什么改变了?
与过去不同,当芯片制造商指责EDA供应商跟不上卷的数据和没有更新他们的验证技术,大部分的责任不再是针对工具制造商。还有抱怨需要更好的寻路的解决方案假设分析和权衡和特定于供应商的问题。但真正的挑战,必须满足继续时间表是处理事情的体积特性,更多的变化,随着水平的挑战,如低功率,和安全,这将成为物联网应用程序尤其重要。保持按时越来越难。

“真正的问题是它变得更难预测和确定一个时间表,因为有太多的惊喜,”Mike Gianfagna说,负责营销的副总裁eSilicon。“所以你做另一个两个或三个网表下降,然后你关闭时间,然后你得到新版本的IP和回归。问题的根源是设计意想不到的惊喜。所以你可能希望你的IP打破两次,但是如果它打破了五次。这种东西出现在高级节点特别是,秘密地无法预测一切。你可能得到一个新的此后从铸造到修复过程的稳定,或者你可能会看到巨大差异在IP质量从一个供应商到另一个。现在,没有“好管家批准印章的IP。

芯片制造商之间存在几乎普遍认识到这一问题,设计服务公司,和EDA公司。

“这不是,这是比之前更重要,”汉斯Bouwmeester说,知识产权主管Open-Silicon。“但有比以往更多的碎片拼图。很难找到,可以点击窗口和预测正确,这就是为什么我们看到上市时间问题了。最重要的是,风险更高。胚根端胚乳是掩模成本和高,要收回你的投资。在14 nm,所花费的时间完成一个芯片是增加双模式,从而增加工厂的时间。EDA时间增加是由于双模式,。你必须考虑更多的电子行为,这意味着更多的模拟,更定时关闭。”

不同的思考设计
问题是,并不是所有这些就都可以实现连续传递接力棒从一个组,如地点和路线,到另一个,比如RTL编码然后到验证和软件开发。这一切必须同时开始同时调整。

“我们看到的挑战是,芯片公司正被迫开始一个项目之前所有的需求,”兰迪·史密斯说,负责营销的副总裁超音速。“这是所有被进军消费者驱动的空间,第一个市场70%的市场份额,未来市场得到了剩下的30%。每个人最终为零。这就是为什么我们看到从设计成本成为头等大事。他们仍然重要,但他们不再名单上。”

史密斯说,需要固定的不是什么工具。它的方法。这将推动新工具的需求。“所以你需要配置IP支持不间断,但结合主要是黑硅的心态。你需要理解,设计将会发展到时间的船只。现在,决定的工具方法基于他们能做什么。我们必须重新考虑。”

其中一些垂直市场变化很大。汽车芯片,例如,有很多不同的上市时间窗口比智能手机芯片。但压力是建立在各领域。

“我们看到的是急于摆脱第一,完美的它,然后带回来一个新的芯片在三个月内,”库尔特·舒勒说,负责营销的副总裁Arteris。“简单的手机市场,虽然比在家庭网关等其他市场,不过,这是改变所有的时间。你能做的唯一的事就是让你猜测的市场将在六个月或一年。你可能需要处理新的需求,或者你可能会发现有一个大的价格变化和你要么停止建造芯片或删除某些特性。”

他说公司生产大量的芯片的优势是,他们擅长它,这就是为什么一些大公司和一些设计服务公司脱离现在剩下的包。“我们发现这在中国现在有一个洗牌的到来。”

转变角色
所有这些问题都是不错的工具提供商,从销售中获益丰厚的更强大的工具和借助硬件仿真和FPGA原型设计等方法。但即使EDA供应商正在努力想出一个更好的计划,如何更有效地集成所有这些步骤。

在某种程度上,包括集成的工具更严格,这样可以更容易地来回传递信息。三大EDA厂商鼓吹的好处完全集成流过去的十年中,和大部分EDA tools-regardless供应商被紧密集成到流的主要支持的铸造厂和基于三大的架构。

但什么也改变,特别是在先进的节点,是公司和公司之间的工作关系。16/14nm,芯片制造商的规范,铸造厂、EDA公司和主要的IP供应商一起工作先进设计,同时经常在同一个地方。

“我们已经一段时间谈论左移位的方法,并行串行流程在哪里做,”史蒂夫·卡尔森说,集团营销总监节奏。“我们看到同样的事情在新的节点协作。所以DRM(设计规则手册)0.9版本通过EDA而不是1.0版。我们参与生产前三到五年,此后发展和方法,当我们到达一个新节点提供我们已经经历了一个测试芯片和目标架构。它基本上是概念证明,但它是改变客户的参与。这是四大合作。”

左移位的方法不仅适用于单个节点。它适用于多个节点。芯片制造商,特别是在消费空间,现在正在设计10纳米,甚至在航运之前16/14nm芯片,它们在早期发展7海里。它也适用于开发硬件和软件同时,卡尔森说这是设计团队中引起人们的注意。

“人们认为并行的硬件和软件,能够更容易地添加新的硬件功能,但当你需要一个新的司机吗?”卡尔森问道。“你可能需要写数百万行新代码的权力关闭部分芯片的特性。”

所以当公司正在推动首次硅success-no re-spins-they花更多的时间获得软件出了门。在过去这是内置的日程,在大芯片制造商考虑否则成功的初步的硅和进一步优化生产芯片。但这时间表越来越挤,迫使他们开始优化硅。

“跨工具边界,优化工作,“阁下说引导,高级营销主任星系设计平台Synopsys对此。“当你想到它真的是什么意思来减少时间,更少的迭代,质量改进的时间减少,和假设分析,需要做更多的工作在RTL清理。”

Venkat指出,几乎所有的大型组织减少周转时间以10%对30%的使用这些方法。“但你不能减少超过一定限制。”

可以做什么?
或者至少你不能减少它使用相同的方法。但仍有相当数量的减少投放市场的时间的唾手可得。设计服务公司已经迅速跳上加快设计的新方法。Open-Silicon引入了并行转换器评价平台预先集成的IP,而eSilicon推出一个在线GDSII配置工具,允许不同的IP交换为达成计划的目的。这些不同的方法什么部门首席技术官迈克穆勒被称为“大的乐高积木”来简化集成。

改进的另一个领域是利用已经可用。Metric-driven验证,例如,在过去的六年,但到目前为止,它的采用已经微薄的。“最佳known-practices验证不充分部署,“节奏的卡尔森说。”然后在IP和重用方面,公司可能没有专业知识需要通过所有的集成工作。”

最后,考虑有全新的方法,如堆积死在2.5 d和3 d-ic配置,以及限制IP选项的数目和更多的参考平台。到目前为止已经有很多探索在这些区域,但是会变成大容量生产芯片仍是任何人的猜测。