Multi-die系统越来越复杂,处理计算密集型的市场的需求。
如果您熟悉摩尔定律,你可能已经读过声明,晶体管数量每年增加一倍的前提下达到墙由于复杂过程技术和设备物理限制。
无论如何晶体管数量继续规模、细分市场继续推动渴望更多的计算性能和快速市场的时候了。人工智能(AI),这大大影响了计算机世界及其硬件处理架构,就是这样的一个例子。为了满足性能、内存热并降低总体拥有成本的要求,设计工程师正在寻找专业的系统解决方案和定制硅来满足他们的需求。这些系统的形式来asic fpga和/或gpu伴随着高带宽的记忆或chiplets各种3 d的包装解决方案。这些包装系统解决方案提供必要的计算、IO和内存扩展地址专业工作负载的计算密集型市场像机器学习和人工智能。
Multi-die集成和3 dic包装越来越使用方法用集成密度和性能在一个包中。这是一个方法来扩展设计规模的工作在摩尔的墙。继续AI细分市场的例子中,为核心计算性能提高专业加速器,对高内存带宽的需求增加,需要大量的HBM死亡增加挑战一切的整合在一个包中。设计包含两到四HBM死越来越普遍(图1),这更增加了复杂性multi-die系统在一个包中。这些复杂的异构集成与高密度die-to-die连接超过性能和数据库大小限制传统的EDA工具的包装设计。
图1:Multi-die系统与3 d堆叠HBM包
先进的包装解决方案实现更高层次的集成,提高系统整体性能和成本。然而,这些解决方案也导致挑战(图2),由于更大的形状,需要较大的硅插入器,更高的功率,增加热,设计周期较长,都必须加以解决。
图2:2.5 d / 3 dic包装设计的挑战
2.5 d和3 d multi-die集成,集成电路包装需求更像SoC-like规模集成电路设计需求,与成千上万的inter-die互联。使用多个点工具,只有解决这个复杂问题的程式创建大型设计反馈循环,不允许及时收敛到一个最优的解决方案。另外,这些工具缺乏自动化,有单独的用户界面与不同的使用模式,或者在不同的平台上,使数据共享支持几乎不可能,非常耗时的支持或启用。
所有的这些问题都可以通过一个统一的平台来解决紧密集成的系统级信号,权力,和热分析,提供自动化的权力,热,和噪音意识到优化。拥有一个统一视图的整个系统尤其重要,因为权力和热分析的个人死在隔离不再是足够的multi-die环境——整个系统需要一起分析。
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