获得可靠的估计在早些时候时间可以减少整个项目时间表。
戈登·摩尔在我们行业留下一个痕迹。摩尔定律塑造了几十年的发展。EDA行业一直上升的抽象层来增加生产力和可预见性的设计流在我们努力解决半导体和电子产品发展的不断增长的复杂性。我写了“追逐未来的生产力水平”不久前。
在阿尔特•德•Geus的主旨Synopsys对此用户组(舒适),他将架构师面对的挑战今天比作一个拉斯维加斯老虎机在试图平衡chiplets内存的特点,计算、加速器,和连接。人工智能和机器学习肯定会是答案的一部分。自从我芯片发展在90年代,架构师的困境使我着迷:我们想快速和准确模拟回答权衡问题,使早期的架构决策。在现实中,我们得到了仿真精度低限制性地速度,很久以后在项目更基本的体系结构决策不再是可行的。人们总是可以使用蛮力方法,我概述了”ESL-Aholic的自白“从大约十年前。在他2023年的主题,阿尔特使用术语eDT -电子数字双当宣布瘤牛5和使用汽车的例子。瘤牛5跑”现实生活中汽车场景,billion-cycle软件工作负载,NoC吞吐量压力测试,和5000年回归一天”——的分析,优化和验证。
电子系统级(ESL)设计承诺使早期的决定,尽管后来细化。魔杖将允许用户准确预测会发生什么在实现流体系结构决策。在这个舒适的,我们显示如何使用RTL建筑师为Networks-on-Chip(国有)自信地预测其余的地点和路线(不)流。我和我的同事Shivakumar Musini提出一个会话由Synopsys对此产品管理主管吉姆•舒尔茨的RTL建筑师。
Arteris我们2月宣布使network-on-chip发展身体意识到。在相关的流图中,您可以看到我们如何帮助优化NoC拓扑对于一个给定的发起者和目标连接块系统芯片(SoC),会议具体要求吞吐量、延迟和优先级。然后我们自动生成的RTL实现流过合成,吃到地方&路线(不),和定时关闭。
引用工程实例发现时机问题不只能解决后回到拓扑发展做出调整或插入管道寄存器来适应整个硅时间移动信号。通过抽象一组有限的技术特点——门线延迟,门和失败的区域,我们可以避免这些痛苦的循环使用高层次估计。
例子中我们看到了一些客户,NoC可以很容易的不需要花费数天的时间。如果开发人员遇到需要回到拓扑的开发时机问题,他们希望得到可靠的估计在早些时候时机。看项目流程图,降低转向较低的8 - 10可以显著降低整个项目时间表,见一个相当理想化的形式:
(来源:Arteris)
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这就是RTL建筑师进来。它有助于合成的利润率不预测的挑战所有的物理效应在合成的实现在使用直流和直流威尼斯平底渔船。在我们日常与客户互动,这种情况导致了几个迭代与我们的应用工程师团队。直流运行时间增加与设计尺寸。
(来源:Arteris)
在我们的实验中,RTL师预测更准确地实现PPA,允许我们的客户更快到达可实现NoC配置。月初使用RTL Architect拥堵分析允许团队审查细胞密度地图和热点,审查利用率和考虑潜在的平面布置图更改。我们的客户能够尽早检查位置问题和解决这些问题在实际布局运行通过精炼平面图,探索运行位置范围,考虑RTL重新编码。
与RTL师和融合编译器(不)建立在相同的引擎,在我们的评估中,整体估计2%的区域内,对权力的时机为10%,5%(融合编译器作为参考)。但重要的是,RTL建筑师融合编译器和运行时三倍比DCNXT快6倍以上。
作为一个产业,我们仍远未解决架构师的困境。AI / ML,辉煌了阿尔特在他温暖的主题,可能提供一条向前走的道路。我们可能会为EDA托尼·斯塔克的“只是一个非常智能系统”贾维斯似乎帮助他很多宇宙的奇迹。在那之前,RTL的范围内通过合成和不具有布局,流像RTL建筑师通过融合编译器有可能提供重要的生产力提高。
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