有巨大差距时的标准格式描述的行为记忆,减少动态功率。
很多你熟悉的Betamax和VHS格式战争在1980年代末。如果你不够老,记住,你会记得HD DVD和蓝光。在这些情况下,有一个明确的赢家。半导体设计这些格式战争。问题是,很少有明确的赢家,更糟糕的是,有时我们小姐的标准。
有两个行业标准硬件描述语言,Verilog硬件描述语言(VHDL)。同样,有两个标准描述电源在设计意图,即Si2论坛(公共权力格式)和Accellera IEEE1801 UPF值(统一格式)。SoC设计的复杂性意味着增加数量的专业设计团队与特定的知识和工具库和IPs用硬件描述语言(VHDL)或Verilog编写和与权力意图在论坛或者UPF值捕获。EDA的解决方案通常有问题跟上这些格式的增强,导致沮丧的设计师试图手动绕过tapeouts期间工具问题。
太多的标准
记忆芯片构成的很大一部分权力sub-45nm设备。也经常有超过2000的记忆在最新的网络和移动应用程序。记忆力可以高达50%的总功率消耗在28纳米技术设计中使用最新的移动设备。这些记忆都内置了低功耗模式,其中包括时钟门控以及轻度睡眠,深睡眠减少泄漏或关闭操作的力量。
如何优化动态功率在设计与大量的记忆?你需要有效的控制逻辑满足设计的性能目标,以及最小化总功率在不同的操作模式。不是很好让设计师知道确切的RTL代码的一部分,可以进一步优化与仿真数据可用动态功率降到最低?今天工具存在,突出冗余读或写的记忆消耗不必要的动态功率和影响他们对下游寄存器。然而,这些工具需要原生格式来描述记忆行为的相关信息,通常可用的数据。
供应商有记忆编译器自动生成模型模拟,合成或测试。记忆可以建模和漏电功耗的自由格式的时间或行为仿真硬件语言描述或自动测试模式生成(生成)。然而,没有标准格式描述的行为记忆识别冗余的读写和内存操作的影响下游寄存器逻辑进一步减少动态功率时钟门控。EDA工具厂商必须与每个内存供应商资格相应的工具约束与实际行为的记忆。不是很好如果自由格式可以扩展描述记忆行为对于动态功率降低,吗?
失踪的标准
我们都知道谁赢了战争是VHS录像带和DVD格式和蓝光,。不幸的是在半导体设计中,两个标准保持硬件描述语言和权力意图定义和设计师需要学习它们。记忆力下降,没有标准和EDA厂商发明他们自己的。好莱坞似乎能得到这个权利。为什么不硅谷?
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