验证可编程序逻辑之间的交互和处理在设计周期的早期及时支付的好处和成本。
异构系统芯片(SoC)设备XilinxZynq7000年和Zynq UltraScale + MPSoC结合高性能处理系统(PS)与最先进的可编程序逻辑(PL)。这种组合允许将一个系统架构提供一个最佳平衡的单片机软件/硬件解决方案。然而,通常,PS之间的集成和PL发生在设计周期的后期,当解决问题的影响是更大的在时间和成本。验证PS和PL之间的交互设计团队提出了一个挑战。然而,每一个方面都可以一起验证,使用QEMUPS和(快速模拟器)Riviera-PROPL。
让我们考虑一个项目使用Aldec的嵌入式开发板,“TySOM-2-7Z100”,其中包含的最大Xilinx zynq - 7000 SoC设备。QEMU将效仿PS架构,ARM cortex - a9在这个例子。同时,HW将Riviera-PRO内模拟和验证。
一个例子是图1所示。在这个例子中,TySOM董事会有针对性的主板,它提供了各种各样的外围设备,如USB 3.0 HDMI 2.0和1.4,显示端口,QSFP + mPCIe, FMC连接器等。
这是一个简单的PWM示例的FPGA实现。这个模块控制与ARM处理器内部Zynq设备由QEMU模拟。
图1:QEMU & Riviera-PRO HW / SW Co-Verification图
在这个例子中,通过运行软件应用程序在QEMU, Riviera-PRO波形AXI事务是可追踪的观众在HW / SW联合仿真。这些交易是如图2所示。
图2:AXI Riviera-PRO内部交易显示
停止PWM生成、发送的停止信号应在QEMU SW执行硬件IP PL。图3中,显示了PWM生成完成的结果。
图3:AXI事务PWM停止信号的结果
HDL代码的系统集成和联合仿真软件应用程序/驱动程序执行在QEMU Aldec QEMU的简化的桥。它连接Riviera-PRO QEMU和转换SystemC TLM事务AXI反之亦然提供快速联合仿真界面,可以看到如图4所示。
为客户设计的模拟IP核与AXI3 AXI4 AXI4lie, AXI总线功能模块(BFM)是必需的。这些模块的属性允许用户测试IP核心功能条件接近真实工作环境。以及可能的输入参数随机化,这有助于检测错误和防止IP核设计不受欢迎的事件。Aldec还提供了BFM支持AXI3 AXI4和AXI4lite协议。对于更多的细节关于AXI接口,您可以访问在这里。
图4:HW / SW联合仿真解决方案的详细信息
这个解决方案提供了完整的调试功能的RTL IP核心Riviera-PRO模拟器。可以使用内核和驱动程序调试广东发展银行。一个有趣的特性是能够添加HW和SW断点。
总之,这个博客中覆盖的解决方案将使我们能够确定和调试问题既存在于软件和硬件的设计。联合仿真可以更快地开发应用程序和减少启动时间,一旦应用程序的硬件集成到达。Aldec提供TySOM EDK一个包,包括Riviera-PRO TySOM板,实现SoC设计工程师的需求。
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