第1部分:挑战与准确的模拟,以及如何解决这些问题和紧凑的模型。
由马特·爱尔摩
在内存升级的市场最近,我惊讶于商业DDR记忆的可用性。你可以得到8 gb的DDR3内存,将17 gb / s,相对便宜。
进程在内存中设计是优秀的。从智能手机到电脑游戏,快之间的通信IC和片外存储器是使关键性能我们这些设备的需求。这些速度的成就是通过快速转型时期的新兴技术和突破建筑发展内存接口,如DDR和三维集成电路(3 d-ics)。伴随着科学技术的进步,DDR性能收益带来的挑战。
信号完整性(SI)和各种形式的同步切换输出(SSO)模拟到通信已经存在了几十年,但是今天如果设计师面临的复杂挑战是独一无二的。随着时钟频率的增加,时间和噪音利润率萎缩。越来越强的晶体管导致更快的转换时间和增加力量和信号完整性噪声,进一步影响设计的利润率。满足性能规格,设计师必须保护每个皮,并优化每个组件的通信通道(芯片、打包和PCB)信号的完整性。
SSO时机分析需要chip-package-system (CPS)联合仿真。噪音开始从死,切换的I / O细胞生成芯片上的电源噪声,影响司机缓冲器的性能。随着信号传输通过包和PCB,耦合存在于signal-to-signal,以及signal-to-PG互联。当128位DDR注册同时开火,电力/地面和不同部分之间的耦合噪声影响延迟和扭曲了波形far-receiving结束。完整的CPS信号完整性仿真必须考虑on-die I / O环功率输出网络(生产),包装/印刷电路板(PCB)通道包括信号和电力线路,以及终止加载内存芯片的通信。
图1:信号和功率耦合噪声影响芯片的通道,包和PCB的水平。
联合仿真CPS SI的最大挑战是管理的复杂性。从芯片上的I / O驱动缓冲区,详细香料模型过于复杂完整的银行模拟I / O。忘记运行一个完整的I / O银行使用香料模型。模拟运行时为一个或两个字节可能非常长。建模on-die生产是至关重要的建立之间的耦合切换I / o。这些电网可以相当密集,数以百万计的节点组成的网络。通道模型连接的应用程序内存芯片是另一个来源的复杂性。的完整准确性、包和PCB模型需要3 d提取使用全波电磁功率和信号提取工具。典型的输出格式是参数,使收敛问题的端口所隐含的64或128位总线宽度。
一个可能的解决方案,以解决复杂的SSO模拟简单地划分仿真成字节大小块。然而,这种方法意味着忽略相邻字节之间的耦合,可以致命的乐观的考虑如何紧密公车路由。实现一个精确的仿真能够正确反映界面的时间特性,都需要一个完整的CPS仿真框架整个I / O。
考虑到仿真规模,优化,同时保持准确性是至关重要的。进步在建模解决方案正在128位CPS SSO模拟成为可能。新行为模型能够准确地捕捉的I / O信号和功率特性的细胞在一个紧凑的模型中,在运行时巨大的改进。之前的模型一直准确地代表当I / O开关电源噪声。的on-die生产建模、长期技术如芯片功率模型可用于提供一个紧凑,减少电网的代表。减少通道模型的进步能够准确地保留宽带的有效性的参数在创建一个等价的模型,使收敛。在本文的第2部分;我们将讨论详细建模的进步。
马特·爱尔摩Apache是一个主要的应用程序工程师设计,ANSYS的子公司。
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