结合外部和内部合成的工具链改进控制和集成一个完整的验证流程。
在早期的数字设计,所有手动电路设计。你会画K-map,优化逻辑,画出电路图。如果你还记得,我们都做了很多逻辑优化运动在大学。这是耗时的,非常容易出错。是很好的对于几百门的设计,但随着设计这个成为non-feasible越来越大。
设计,在更高层次的抽象描述不太容易出现人为错误。高层次的描述关于设计约束设计没有重要的问题。高层描述盖茨的转换是通过使用合成工具。这些工具使用各种算法来优化设计作为一个整体。绕开问题的不同设计风格不同的模块设计和最优设计实践。逻辑综合工具还允许独立设计技术。逻辑合成技术商业化大约在2004年,此后,这是标准的一部分EDA工具链asic和fpga。
逻辑综合是什么?逻辑综合优化设计的高级描述转换成一个门电路级网表。逻辑综合使用一个标准单元库的简单的细胞,如基本逻辑门(或,也没有),或一些宏观细胞(加法器,mux、内存和拖鞋)。标准电池放在一起被称为技术图书馆。
很多时候合成工具特别是fpga可以成为技术具体,这可能会导致问题在长期与重用。在Aldec硬件工具链中我们使用其他合成逻辑综合工具。但是有自己的逻辑综合工具在我们的工具链并提供更多的控制和集成一个完整的验证流程。
这就是我们与SynthHESer计划完成产品。我们HES-DVM Aldec专有的合成工具的工具。我们板凳标记一些设计反对Vivado执行快10倍左右。它支持通用技术(GTech)网表合成技术独立的网表。
一般的好处,这给我们带来HES-DVM工具是它提供了更快的合成和设计在HES-DVM设置。它使得使用除了Xilinx FPGA供应商,使HES-DVM不依赖3理查德·道金斯党逻辑综合工具。它还提供了更快的网络列表处理和更少的内存使用量,提高调试探测和HVD算法。
这个新工具可以从Active-HDL设计流管理器访问。如果你想尝试一下,继续请求免费评估许可证。
|
|
|
|
|
|
|
|
|
留下一个回复