过渡到FinFETs,可靠性挑战正在增加。
随着半导体产业转型FinFETs、可靠性挑战正在增加。ESD设计师挑战新的问题需要重大的重新思考和重新设计现有的ESD保护策略。非常复杂的嵌入到硅、失效分析和硅调试挑战甚至耗时ESD专家。
技术扩展
与技术扩展我们看到缩小设计windows用于ESD工程师由于缩小利润之间的标称电压和击穿电压的装置。恢复设备如GGNMOS和可控硅夹有非常低的寄生,通常用于高速I / O,射频模拟电路和至关重要的。FinFETs,是极具挑战性的设计恢复设备——如果不是不可能的。这些设备的故障电流降低50%,促使大防静电设备,进而增加了寄生参数和影响产品的性能。此外,薄互联线自热的可能性增加,要求重大布局变化从一个节点到另一个过程。看着ESD失败的常见原因,几乎55%的失败interconnect-related,可以避免在设计阶段通过执行系统的防静电检查。
图1:技术扩展。
设计的趋势
今天的SoC集成等IPs模拟射频,记忆,高速I / o和处理器核SoC水平。每个IP集成到相同的硅有不同的功能需求,使ESD保护装置重用非常具有挑战性。例如,DDR等高速I / O操作超过1.5到2 ghz需要非常低的寄生电容和不同的ESD保护相比,传统的I / O。接口ip之间的信号导线在电力领域需要保护,免受静电放电事件。同样,权力领域,直接连接到C4疙瘩需要核心夹子从放电保护他们。所以ESD保护方案,在一个设计不能重用一个设计或一个过程。
图2:设计趋势。
更高的引线数,薄互联,栅氧化层,严格约束和多个岛屿使ESD保护网络设计挑战sub-16nm / FinFET的时代。正确的施工方法,在过去的不再是可行的解决方案,缺乏全芯片ESD验证解决方案使委托人的签字流程完整性明显困难,而且在许多情况下,是不可能的。
鉴于今天的芯片系统的复杂性(SoC)的设计,高阻力的力量和地面网格,增加设备密度,和更大的敏感性金属和设备结构分解的先进技术节点,适当的设计和布置的ESD保护电路变得越来越重要。然而,有明显缺乏设计和分析工具套件尤其在全芯片级集成电路确保委托人的完整性。
ANSYS探路者,全芯片ESD完整性分析和验证解决方案执行不同的检查连接和电流密度等,都在全芯片的IP和水平,提供一个独特的验证环境为当今先进的设计确保委托人的完整性。
停止的ANSYS布斯(# 313)EOS / ESD显示加州阿纳海姆(9月12 - 14)了解使用全芯片级建模技术有限元分析软件解决方案有助于验证设计满足ESD指南,并标识“软弱”的区域设计(布局或电路),最容易受到静电的失败。
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