虽然设计成本40 nm以来一直稳步上升,7和5 nm的加速度是令人担忧。
半导体市场如果有一个真理,那就是成本上升将影响单位需求在某种程度上,如果他们继续足够长的时间。这个博客的主题不是处理设备asp;而是与SoC设计成本上升,影响设计的高级节点的数量。虽然机制管理每一组数字都是不同的(设备asp与设计成本),总体影响可以是相似的。在这种情况下,设计开始的数量受气候影响的设计成本上升。
以下是几个Semico的发现。
随着SoC设计成本增加在每个成功流程节点可能有几个影响市场。
许多这样的语句对大多数人来说并不新鲜。设计成本一直以来稳步上升40 nm节点,但这是加速度在7和5 nm设计成本,是最令人担忧的行业。移动和无线,人工智能,深度学习/大数据,ADAS和嵌入式视觉要求高硅和复杂性将利用先进的节点。Semico认为,这些应用程序将推动市场领导者利用“流血的边缘”过程的技术。
但Semico已经观察转变的公司参与设计的第二波。创新的主要来源之一是发现在设计完成的第二波产品引入公司,流血的边缘。的功能和丰富的功能集,在先进的设计提供了一个路径开创性但不复杂的设计两到三年之后。一旦这些设计已被证明和成本结构创建他们变得更加缓和,其他设计师跟进。这一直是在半导体行业并不是一个新趋势。然而,Semico观察之间的时间间隔的延长最初进入者当2nd波公司能救自己的解决方案。
Semico预测的复合年增长率(CAGR)多核soc设计先进的性能将在未来5年在3.2%左右。这些设计开始将主要针对新的应用程序进入市场。
而遥远的未来有点多云,短期内仍然显示了节点合理增长到10纳米。超过10 nm,设计开始将更多的受制于设计成本上升。尽管Semico没有看到设计的总数,迁移到新节点被明显不同于以前的几何转换过程,我们相信这种转换的时间框架的大多数公司做设计在这些层面会有点长。
这些发现将在两个新的详细报告ASIC设计景观;SC105-17 SC106-17。Semico想听听您的意见在这个非常重要的问题。
你认为加速增加设计费用7和5 nm设计,将延长间隔时间的初始用户这些几何图形和2nd波产品设计?
我们欢迎你的评论。如果你有兴趣在ASIC设计报告的更多信息,请联系(电子邮件保护)或访问我们的https://semico.com。
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