一个精确的、分布式包模型需要确保签署质量结果。
FinFET设备可以在超低sub-1V标称电源电压水平而不影响他们的延误。这允许低功率、更高的性能设计需要今天的许多应用程序。这些设备也有相当高的驱动力量,允许更快的操作速度。然而,这可能导致更多的本地化di / dt当前场景中,当加上更多的电阻和电感chip-package电网网络可能导致更高水平的动态电压降或瞬态噪声。的组合低供应电压和高电压降噪音会很不利于FinFET的操作设备。
在以前的博客,我讨论了RTL-stage早期能力估计方法可以帮助设计师搬到FinFET-based设计理解,他们需要优化设计以降低动态功耗。为实现这一目标,重要的是要有一个RTL权力分析流是可预测的和一致的门级功率数字和物理design-aware RTL动力分析。
在这个博客中,我将讨论权力的另一个方面分析-功率输出的验证和批准网络(生产)芯片,包和董事会,以确保生产的可靠性设计,以便它可以提供可靠的和一致的整个芯片的电压水平。传统的生产验证是由模拟芯片的芯片或部分使用直流(静态)和时域仿真技术(动态)。生产总值直流或静态分析有助于隔离指定设计问题和确保设计满足铸造可靠性限制,比如electro-migration (EM)。静态分析打开每个设备在设计和绘制当前基于设备的大小和加载。它没有直接联系实际的模拟条件和现实生活工作的设备。
为了模拟实际工况设计或特定的软件,动态模拟就成为必要。在动态或时域仿真、设备开关就像在现实生活中当执行一个特定的软件应用程序。芯片内部的电流,通过包,董事会和电容器,反映了一个特定的操作条件从一个时间到另一个实例。动态压降分析能够正确定位和突出问题的设计,比如可怜的互连工艺路线,缺乏去耦电容,集群的高功率驱动程序在同一地区,或动态电压降对装置性能的影响。
利润减少噪音从电源噪声和更高的灵敏度,它已成为重要的FinFET基础设计进行全面的动态模拟电压降。但与时间或刚果民主共和国等签字模拟/ lv,动态压降分析不能分割,分割,因为是一个相当大的耦合效应在芯片和包。分裂的设计不加选择地介绍了重大错误。与此同时,设计尺寸继续大幅增加。管理总周转时间和利用可用的计算基础设施,有必要使用分布式仿真技术因素chip-package-PCB寄生和合闸电流穿过芯片在每个分区运行。这是很重要的,以确保结果的质量不降低的分布和并行化,签字可以执行与信心。基于FinFET的设计,减少了噪声边缘,结果变得另外重要的质量。
作为动态功率噪声签字过程的一部分,需要考虑的另一件事是用来模拟活动集的设计。给定的尺寸设计和所需的精度水平,它可以执行大量的模拟计算的。所以明智的选择的向量之间保持平衡是必要的批准覆盖信心和签字分析关闭时间。权力是一个统计问题本身vectorless技术。统计方法,生成“坏”切换场景是有用的识别生产设计的缺点,理解当一个共振条件可能发生从chip-package / PCB耦合,并预测高切换电流条件可能导致灾难性的失败或时间退化在芯片内。下一代统计vectorless技术,探索多种不同的切换条件在一个模拟越来越常见的复杂性设计继续爆炸。
另一个越来越常见的技术是使用RTL向量开车水平设计电源噪声分析的最后一个关口。RTL功率流分析可以快速识别活动模式能够创造最坏的电源噪声条件在设计通过扫描大量的向量和相关的时钟周期。电力噪声分析流可以使用注册活动水平来确定开关在每一个细胞都在设计和预测芯片的电压降为每一种操作模式。这些模拟尤其有用提供反馈时间流向理解时钟树的哪个部分或哪些关键路径是最有可能得到降解。
所有这些模拟,准确的整合,分布式包模型是非常重要的,以确保签署质量结果和启用同步chip-package合作设计。
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