在芯片设计的许多步骤,有一个已知的看似简单的名字“填满”。
通过让-玛丽•深色
许多步骤与芯片设计中,有一个已知的看似简单的名称”填满。“填补涉及添加形状或多边形的设计是结构性的,不合逻辑。也就是说,他们确保可制造性,确保每一层(金属、保利、扩散)已经禁止密度。像听起来那么容易,填补可能会非常棘手,和填充技术芯片制造商使用会影响设计参数如时间、设计进度和最终成本。
在古代,金属填充的唯一选择是我们称之为“虚拟”填补。形状添加软件有些盲目,然后设计流在GDS格式和分析刚果民主共和国,也许时机。这些天来,由于先进的节点设计的复杂性,软件程序必须知道所有影响填充可能设计。即填补必须“聪明,”这意味着它集成了一个分析引擎的填充算法和执行分析与填补同时插入;技术,有资格作为correct-by-construction。结果是最小填充,完全遵守约束,改进的可制造性和更快的运行时。
让我们来看一个例子使用智能的影响填写合作项目由st - ericsson和意法半导体。设计师利用导师的SmartFill解决方案(Calibre YieldEnhancer产品的一部分),以确保他们不仅满足设计参数,而且有U8500智能手机平台的上市时间约束。st - ericsson积极组fill-related规则用来减少制造业的影响变量。标准模拟填充规则甲板偶尔未能满足所有density-related约束。特别是,早先发布的有U8500设计未能达到density-clean目标,因为两个设计规则。st - ericsson得出假填补无法正确填写这样一个复杂的设计,所以他们试图SmartFill技术。
下面的表显示了DFM评分的改善st - ericsson获得通过使用集成的解决方案,同时也节省一周生产计划。
表1 - st - ericsson使用Calibre SmartFill处理获得的改进
* DFM得分越低,越好设计进行了优化,以减少制造变异来源:st
因为有U8500设计的前沿,这是对st - ericsson至关重要,以确保时间限制了,设计将在规范执行。定时电阻和电容有关。电阻是影响金属的厚度,这是由平面性的设计和沟的深度。电容与空间之间的互联和其相邻的金属填充的形状。这就是为什么假填补不工作;它不能平衡密度约束对减少电容的数量添加到设计中。SmartFill进程地址都填满约束;不仅仅是基本的最小和最大密度限制,但更先进的梯度(密度差在临近的窗户)和大小(windows的密度差设计)的约束。关键因素是满足密度约束和最小的寄生影响的其他规则。SmartFill也能够阅读列表的关键网,然后避免干扰他们的性能通过使用更多的间距。
不仅SmartFill创建DRC-clean填写的时间少,但它与可制造性帮助。SmartFill降低光学邻近校正的影响(OPC)通过改善焦深测量(即。平面性)和减少的数量填补形状(90% st - ericsson设计)。这些改进节约了资金通过减少OPC处理时间,并通过OPC引擎更多的空间来工作。st - ericsson还利用SmartFill地方测试结构一般填充过程之前,这是非常具有挑战性的假满流。使用SmartFill允许测试的布局信息结构(如密度)被认为是填补之前补充道。
生活中有许多事情你无法控制芯片设计,但并不是其中之一。st - ericsson看到足够受益SmartFill 45 nm制程上有U8500设计,他们计划使用它只在32纳米填充方案。阅读更多关于st - ericsson和STMicroeletronics案例研究中,下载白皮书。
你也可以了解更多关于填补挑战高级节点在圣何塞有先进光刻技术会议上,CA,这里有一个链接程序。去看会话题为“填满28 nm和超越的复杂性,“周四下午2点,2月16日2012年,导师和AMD工程师解释填补的影响通过整个半导体制造系统布局,从面具一代最后的测试。他们还将讨论增强当前EDA工具的技术和方法来解决这些问题。你会发现越来越多的设计方面内容在光刻技术会议,清楚地表明设计和验证问题的重要性,像填满,在先进制造节点。
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