在cpu和加速器之间共享内存资源。
对更高性能计算的不断增长的需求促使数据中心探索新的计算卸载架构。人工智能和机器学习(AI/ML)只是日益复杂和苛刻的工作负载的一个例子，这些工作负载正在推动数据中心摆脱经典的服务器计算架构。这些要求更高的工作负载可以从较低延迟的相干内存架构中大大受益。这就是Compute Express Link (CXL)标准的用武之地。
CXL于2019年首次推出，并已成为一种新的互连计算资源的使能技术。它提供了一种以内存缓存一致的方式互连各种计算元素的方法，包括cpu、gpu、片上系统(SoC)、内存等。这在异构计算的世界中尤其引人注目，专用的加速器可以从CPU中卸载目标工作负载。随着工作负载变得越来越具有挑战性，越来越多的内存资源被部署到加速器中。CXL为我们提供了一种跨cpu和加速器共享这些内存资源的方法，以获得更好的性能、效率和改进的总拥有成本(TCO)。
CXL为其物理层协议采用了无处不在的PCIe标准，利用了该标准巨大的行业势头。在CXL首次推出时，PCIe 5.0是最新的标准，CXL 1.0、1.1和随后的2.0一代都使用PCIe 5.0的32 GT/s信令。CXL 3.0于2022年发布并被采用作为PCIe 6.0作为其物理接口。CXL 3.0与PCIe 6.0一样，使用PAM4将信令速率提高到64gt /s。
为了支持大量的用例，CXL标准定义了三个协议:io, CXL。cache和CXL.mem。CXL。io为io设备提供了一个非一致的加载/存储接口，可用于发现、枚举和寄存器访问。CXL。缓存使加速器等设备能够有效地访问和缓存主机内存，以提高性能。CXL。io + CXL。缓存，以下使用模型是可能的:基于加速器的网卡(CXL术语中的Type 1设备)将能够在加速器上一致性地缓存主机内存，执行网络或其他功能，然后将内存的所有权传递给CPU进行额外的处理。
CXL的组合。io, CXL。cache和CXL。Mem协议支持进一步引人注目的用例。使用这三种协议，主机和附加内存的加速器(Type 2设备)可以一致性地缓存共享内存资源。这可以提供巨大的架构灵活性，为处理器(无论是主机还是加速器)提供跨其组合内存资源的更大容量和内存带宽访问。自然语言处理(NLP)是一种受益于较低延迟的CPU附属内存一致性访问的应用程序。NLP算法需要大量的内存，这通常比单个加速卡所能包含的内存要大。
Rambus提供CXL 2.0接口子系统(控制器和PHY)以及CXL 3.0 PHY (PCIe 6.0 PHY)，非常适合性能密集型设备，如AI/ML加速器。这些Rambus解决方案得益于超过30年的高速信令专业知识，以及在PCIe和CXL解决方案方面的丰富经验。
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