更早些时候在封闭检测

物理验证是一个重要的步骤在集成电路(IC)设计验证。铸造厂提供设计规则手册,指定所需的精确的物理需求,确保可以正确地设计制造,并通过检查验证团队经营布局基于这些规则来确保遵从性。然而,确保设计可以制造并不能保证其创建的电路将作为设计的操作。

保证,设计公司的专家创建额外的规则检查电路功能和确认他们的产品将实用和可靠的操作。每个电气规则检查(ERC)通常存在的检查一个特定的失败场景,将导致集成电路是功能性或失败在操作期间。

伦理委员会的挑战之一是电气故障的情况下可以创建作为生产过程的结果,所以工程师必须工艺规则,寻找条件,可能会导致这些故障的形成机制。举个例子,一个条件称为封闭一直是电路验证工程师感到沮丧的原因之一。尽管封闭的检测漏洞已被大量研究,这是由一个复杂的组合因素,很难在设计流程的早期识别当使用传统的验证工具。然而,在设计过程的早期发现和预防封闭条件不仅有助于防止昂贵的设计更改在时间表,也有利于提高产品的可靠性,使封闭的脆弱性检测电路验证期间的主要目标。采用自动封闭期间可以使用验证方案设计使设计师能够更容易地检测和准确地缓解之前的布局实现封闭条件。

封闭是什么?
封闭条件发生在当一个无意的结构设计,可晶闸管或可控硅(SCR)形成的寄生元素集成电路,触发并成为锁定(锁定)成一个状态[1]。设备在一个集成电路在p型和n型硅的地区。因为这些oppositely-doped区域交替在集成电路布局,寄生PNP有时NPN型晶体管芯片的基板内部形式。

图1显示了一个典型的封闭失败场景。当序列四掺杂区域(NPNP或PNPN)存在于一个布局,这些无意识的晶体管寄生晶闸管或可控硅元素形式,如图1所示。给出正确的刺激,这种寄生元件可以触发到一个国家,并将继续养活自己,这样它依然锁定。晶闸管或可控硅一旦锁定,只能拉开通过消除寄生的正向偏压装置。

图1:可控硅横截面显示之间的寄生耦合扩散连接VDD和VSS [1]。

封闭事件改变了电路寄生的影响预期行为的设备,造成损失的功能(在某些情况下,永久损坏IC) [2]。由于封闭失败的严重性,设计师发挥所有可能的努力避免创建设计允许封闭场景发生的条件。

不幸的是,封闭事件的不可预测性使得很难检测封闭易感性在产品设计和验证。与其他问题场景通过伦理委员会来解决验证,封闭不是直接引起的内连接的电路设计。相反,它是相关的电路和物理两方面如何集成电路中的寄生晶闸管或可控硅创建布局。尤其如此,当各种知识产权(IP)块中使用一个布局可能免疫自行封闭,但创建封闭易感性当放在对方。

封闭检测和预防

传统的封闭保护
如前所述,封闭在IC设计行业并不是一个新现象,以及封闭的检测漏洞已被大量研究。这项研究的结果是一组布局设计准则设计团队可以减轻封闭事件的风险。

寄生晶闸管的触发,必须注入足够的电流,直接到晶闸管的终端或到附近的基质,并控股必须满足晶闸管的电压。两个主要的检测方法存在,这两个地址的根源封闭事件(寄生晶闸管的触发元素),但是从不同的角度。封闭的设计规则用于验证一个布局免疫需要一个大间距n型和p型结构,或一个有效的保护环结构的位置(例如,一对戒指,甚至多个组p型和n型护环)。

距离保护
间隔方法用来防止寄生晶体闸流管触发工作增加的大小事件当前锁装置所需[2,3]。因为硅电阻,增加n型和p型掺杂区域之间的空间内的布局意味着增加的电流必须注入衬底寄生设备达到自锁条件。通常铸造厂提供间距准则在其设计规则手册(DRM),以避免封闭失败。这些规则中提供的值确定一个安全的距离在一个给定的刺激情况下的具体生产流程解决的DRM。这些指导方针执行像由运行刚果民主共和国传统软件设计规则,以确保所有相关的层间距满足这些要求。

保护环保护
保护环法地方保护环在N型和p型结构(如晶体管、二极管和它们相关的N - p型井)。保护环的基本形式是围绕supply-tied金属环,可以收集一些衬底电流[4]。如果当前吸收足够的护圈,剩下的金额不足以触发寄生晶闸管。有几个因素决定如何有效保护环是在吸收衬底电流,包括保护环的宽度和寄生电阻的水平环之间的路径和供应它[3]。

这两种验证解决方案的障碍是,他们需要一个高水平的布局完成,全面检查封闭场景内的设计,意义封闭验证是传统上完成最终验收前的最后阶段。在这一点上,任何封闭错误条件确定需要布置间距变化或添加保护环结构。每个设计师都知道,后期设计变更会导致复杂和耗时的重路由。在极端的情况下,它甚至可能不可能容纳所需的分配设计区域内的变化。

使检测和删除的工作更加困难,增加了设计的复杂性和过程扩展增加敏感度封闭(3、4)。为了避免昂贵和耗时的后期设计场景,设计团队需要一个封闭之前验证解决方案,它可以应用在设计流程,之前的变化变得过于昂贵,影响tapeout时间表。

Topology-driven封闭保护
传统layout-based方法努力提供签字保证不存在任何封闭条件水平布局,根据封闭的物理事件和已知的物理参数的设计。但正如我们刚刚看到的,使用传统DRC-style封闭在布线后的验证设计阶段意味着重组或重路由的设计,这是困难和昂贵的。
实现封闭检查并进行设计更改在早期阶段的设计流程,封闭设计规则必须操作示意图数据,在布局实现完成。执行封闭期间检测方案设计,而不是布线后的结果,允许识别和敏感结构的知识封闭灵敏度用于影响设计是如何组合在一起的。有几个场景,仅可以通过拓扑检查确认,表示高封闭易感性。通过验证的努力聚焦在这些场景在早期设计阶段,设计者可以积极消除或减轻任何布局路由之前完成。

敏感的场景之一是金属氧化物半导体设备有直接的存在(低电阻)连接到I / O端口[2]。这种所谓的“热”连接允许载体注入事件更容易达到之间可能形成的寄生晶闸管周围的I / O-connected金属氧化物半导体设备和任何线路强度级别,可以触发封闭。通过识别热连接在方案设计过程中,设计师可以添加一个系列电阻大大减少封闭易感性的周围的电路。这不仅防止封闭失败,但是也允许更多的灵活性在布局路由,由于严格的间距要求。

第二个场景是存在结构,利用接地或N-wells抱有偏见。这些井的寄生晶体闸流管形成有不同的触发和控股属性,(一般来说)更敏感比替代封闭结构(2、4)。虽然这些易感井内只存在布局,有一些设备,通常利用这些结构(如特定的电容和二极管),可以确定在网表通过拓扑分析示意图。这些设备的功能可能需要创建一个功能集成电路,但是在可能的情况下,设计团队可以利用较不敏感的元素(如晶体管)来实现相同的功能,同时消除封闭灵敏度高。
封闭易感性的另一个因素是相关电路的工作电压。更高的电压和驱动力量创造出更大的潜力引发寄生晶闸管[5]。正确识别电路将问题需要了解网络和设备电压正确报告所有真正的错误条件,同时避免错误的错误,需要耗时的手动审查。

来说最好的结果确认的任何潜在的封闭场景拓扑分析是改变设计的条件已不复存在。然而,即使设计要求或约束使其无法删除或改变的电路,早期检测仍然在传统的封闭的验证方法提供了一个巨大的好处。在这些情况下,拓扑分析提供了一个早期预警,这部分集成电路布局设计阶段期间需要额外的照顾。因为这些知识是可用的布局实现之前,设计师可以主动将这些电路最大间距,将它们远离其他敏感结构内的布局,或包括保护环。什么是一个昂贵的重路由过程可以避免通过早期识别潜在的封闭失败示意图。

自动封闭与拓扑分析验证
专门的可靠性验证EDA工具提供一个健壮的和高效的拓扑分析引擎设计者可以使用自动识别网络和设备感兴趣的任何设计、数据库原理网表和布局。通过使用自动化静态电压传播识别电压在设计示意图,这样的工具可以结合产生的电压信息与封闭规则检查识别电路可能包含或导致结构容易封闭。图2显示了自动静态电压传播过程的口径™PERC™平台可靠性导师,西门子业务。

图2:专业EDA工具如口径PERC平台可以集成电路的电压分配给所有内部节点在一个高效的静态过程,然后使用这些信息结合封闭设计规则来检测潜在的封闭条件在设计流程的早期。

易感情况时发现,这些工具可以自动应用适当的约束,任何部分的设计,基于电压发现网和设备上的别针在这节中,没有香料模拟运行或画标志层内的布局。这个过程提供了保证高度敏感地区检查对最坏的约束,同时允许不敏感区域使用布局区域,否则被浪费在不必要的防护间距。

这种编程方法使设计人员轻松地和准确地分析所有设计元素和处理他们的设计方法的细微差别。通过运行自动封闭验证尽早并且经常在方案设计阶段,设计者可以相信每个元素和交互设计已检查,和潜在的封闭方案已确定。一旦确定,与其他设计团队可以共享这些信息,给他们充足的时间来实现缓解之前创建一个失败场景。最终的结果是一个集成电路,设计从一开始就与封闭的阻力。封闭的验证可以运行在布线后的阶段为芯片提供签字水平验证,与高水平的信心,很少或根本没有封闭条件将被识别。

结论
需要高可靠性的组件是始终存在的,所有今天IC细分市场的增长。封闭是一个关键的失败条件,可降低性能或导致总集成电路故障。传统的封闭检测发生在设计流程的晚些时候,需要昂贵和耗时的晚期物理布局的变化。通过运行自动化架构封闭验证示意图上的网表在早期设计阶段,设计者可以快速识别敏感封闭场景。大多数这样的封闭条件可以通过电路设计尽快解决变化没有任何重大影响集成电路实现,防止昂贵的延迟和紧急重路由。当潜在的失败条件不能消除,封闭的早期识别敏感元素放置在或创建的设计电路允许设计师来减轻任何潜在的失败后芯片开发期间通过明智的决定。自动封闭验证也可以运行在布线后的阶段,以确保完整的芯片是防止性能下降和产品失败。这种多级方法,自动化架构封闭验证提供了一个全面、高效、自动、可靠为IC设计团队发现和防止封闭失败场景之前,他们需要昂贵的设计变化,推迟tapeout时间表。

与电子传播的关键基础设施,如交通运输、发电和交付,航空航天和军事,医疗设备,失败不仅是不可取的,它根本不是一个选项。实现一个高效、准确的自动封闭验证流可以帮助设计公司提供的产品满足今天的高性能和可靠性标准的市场,而使用最有效的和有效的手段。

引用
[1]a . Oberoi et al .,“封闭特征和检查的55纳米CMOS混合电压设计”,电过分强调/静电放电研讨会论文集,2012年图森市阿兹,2012年,pp.1-10。https://ieeexplore.ieee.org/document/6333300
[2]m . Khazhinsky et al .,“EDA的方法在识别封锁风险,”2016电气过分强调/静电放电研讨会(EOS / ESD),加登格罗夫,CA, 2016年,页1 - 11。https://ieeexplore.ieee.org/document/7592552/
[3]m . Ker et al .,“布局验证改善ESD /门闩缩小CMOS的免疫细胞库,”程序。第十届IEEE国际ASIC会议和展览(猫。No.97TH8334),波特兰,或美国,1997年,页125 - 129。https://ieeexplore.ieee.org/document/616991/
[4]k . Domanski FinFET技术的“封闭”,2018年IEEE国际可靠性物理研讨会(irp),伯林盖姆,CA,页2 c.4-1-2c.4-5。https://ieeexplore.ieee.org/document/8353550/
[5]t·米切尔,et al .,“高压latchup-power模拟集成电路块级别上共同设计与验证,“2017电气过分强调/静电放电研讨会(EOS / ESD),图森市阿兹,2017年,页1 - 10。https://ieeexplore.ieee.org/document/8073434/