不断增加的复杂性和更严格的设计利润增加的成本,和可能性,设计的失败。
下一代汽车、手机和高性能计算应用程序要求使用7海里soc提供更多的功能和更高的性能以低得多的权力。据Gartner 16 nm / 14纳米技术相比,7海里提供速度提高35%,减少65%的力量,3.3 x密度的改善。因此,尽管成本高达271美元——每Gartner估计设计7纳米芯片SoC设计房子,可以利用规模经济还在继续采用这种技术来保持竞争力。激进的上市时间要求,投资浪费如果硅失败,或即使是市场。简单的说,设计失败的成本是巨大的。
增加设计复杂度
7海里soc更快、更大、更复杂,有大量的高速I / o、模拟、混合信号和射频ip集成在同一底物快速交换,低功率数字逻辑。随着薄电线,增加设备密度会导致更长的电线,因此更大的路由拥塞。设备,驱动电流与速度杀了利率上升到那些电线,对权力和定时关闭构成重大挑战。
严格设计的利润率
子- 500 mv操作电压导致更严格的噪声边缘,导致芯片,电源电压的变化很敏感。例如,一个100 mv噪音1 v供应28纳米技术构成了只有10%的工作电压。相同的下降子- 500 mv供应将转化为25%到30%的名义供应,呈现一个设备在非功能性导致时间和时钟灾难性的失败。真正的挑战,因为这种设计的大小,是必须解决如何零违规吗?
热量被困在finFET的3 d鳍结构设备导致显著的芯片上的温度变化和自动加热。此外,高电流密度导致的局部焦耳加热电线。这片上温度变化进一步加剧了功率控制和时钟门控逻辑用于关闭未使用的部分芯片和时钟信号。如此大的变化的温度,一个恒定的高温基于EM方法旗帜很多假EM侵犯,这是需要时间和精力来解决。从本质上说,高温度、高电阻和较高的电流导致显著的芯片上的电磁问题,要求thermal-aware EM方法确保硅的成功。
利润驱动的分析导致保险设计
为了简化设计过程,传统的设计师解决了单独每个设计属性——在筒仓——最坏的和最好的假设。例如,他们签字是在恒定的温度在整个完成的芯片,而时间签字完成假设最坏的电压降。这样margin-based方法导致保险设计。尤其是在路由被严格限制,它变得非常昂贵。这个筒仓基础方法导致保险设计和导致更大,更昂贵的比预期较低的芯片性能。保险设计也会消耗更多的资源和时间来实现设计收敛不能保证产品的成功。
设计需求增加覆盖范围
添加这些困境,有成百上千的PVT角落的组合来解决,因为核SoC的数量增加了,所以应用程序的数量。例如,一个ADAS SoC用于各种各样的应用,如行人检测、停车协助,汽车出口协助,夜视,盲点监控、避碰和更多。向量的数量你需要运行模拟增加了多重的。几乎是不可能发现潜在的设计缺陷,当你模拟少数向量第二的一小部分。你如何确保你有足够的设计覆盖?
增加对可伸缩性和性能的需求
随着设计规模的增加,解决10多亿实例的周转时间的设计变得非常重要。解决方案应该规模弹性容量和性能。必须快速迭代设计多个操作条件和场景,一夜之间周转时间最大化设计覆盖。也,同样重要的是获得关键的见解从这些庞大的设计数据库的优化设计修复。
需要Chip-Package-System开
先进的soc也授权使用先进的包装技术像2.5 / 3 d或wafer-level包装。这些技术之间的界限已经模糊芯片和包。现有margin-driven方法分别设计一个芯片,包和董事会严重限制了能力在全球范围内优化这些系统没有过度设计。选择包装、金属化堆栈,开瓶片上的数量和片外所有翻译成本。经济学sub-10nm技术需要明智地使用路由资源。因此一个全面的方法来解决生产网络操作在不同的频率域的芯片,包和董事会是强制性的优化跨领域的可用资源。使用系统芯片分析和chip-aware可以解决电力系统分析,信号,热的完整性以及电磁干扰和电磁兼容是至关重要的。
电网设计不是事后产生的想法,必须考虑和优化设计。在设计分析检测电网的关键弱点问题,优化敏感射频/模拟块位置和理解权力/热剖面设计的发展以满足所需的芯片的性能目标,包和系统作为一个整体。
步骤成功的电力噪音可靠性签字
查看ANSYS网络研讨会与权力相关的设计方法,以解决finFET挑战完整性及其对时机的影响,热问题和可靠性。
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