带来真正的路线信息和寄生的任何一步place-and-route流。
高性能计算(HPC)应用程序需要集成电路设计以最大的性能。然而,随着工艺技术的进步,实现高性能变得越来越具有挑战性。设计师需要数字实现的工具和方法,可以解决棘手问题的HPC的设计,包括位置和时钟树的挑战。
位置和时钟树综合物理设计中关键步骤的高性能计算集成电路(ic),他们带来一些挑战,包括:
西门子EDA提供Aprisa,现代物理设计实现解决方案层次和块级设计地址的所有挑战HPC ICs(图1)。它从地面detail-route-centric架构,降低了设计的时间关闭。其统一的数据模型是共享的整个流程,将真正的路线信息和寄生place-and-route流引擎,任何一步。这允许一致的时机和刚果民主共和国引擎,转化为优秀的相关验收工具和减少ECOs的数量。
图1:Aprisa架构,detail-route-centric数字实现解决方案的快速设计。
Aprisa优化布局和先进的知识细节路由、最小化需要手册指导从设计师。通过减少或消除地方完全指南,设计师可以快速实现最佳的位置,而无需依靠经验和总流量跑前。早期洞察时机,区域,权力,和拥堵非常的节约时间和成本,尤其是在设计周期增加由于当今集成电路的复杂性和规模。
高级节点,添加每个额外的金属层芯片的成本大幅增加,经常超过数百万美元。因此,它是至关重要的对芯片设计者仔细权衡的好处节约电力和添加额外的金属层的成本。
图2:手臂核心A76频率和使用金属层的权衡。
Aprisa提供洞察PPA的指标的能力允许设计师微调他们的选择优化性能和功率与成本,早期的流。牺牲一点电能节约,例如,帮助他们降低制造成本,实现所需的性能。这些机会来研究指标,同时保持他们的上市时间目标,使设计师对权衡做出明智的决定,影响他们的底线。
在其他顶级挑战HPC设计时钟树综合(CTS)。CTS物理设计过程中是一个关键的一步,因为它决定了设计的最后时机。CTS涉及路由的源时钟下沉,包括寄存器,门闩,时钟盖茨,和宏观时钟针。CTS低质量会导致贫穷的时机,功耗高,可怜的信号完整性。
CTS影响的三个主要因素是:
Aprisa支持有用的倾斜位置开始并持续到路线优化。这确保了HPC设计的具有挑战性的目标频率。Aprisa CTS的科技的力量是“推”和“拉”补偿期间生成布局优化中实现时钟树实现。
CTS的另一个显著的优势是能够合并/ de-merge multi-bit拖鞋和克隆/ declone集成时钟盖茨(协调小组)基于时间、物理位置的细胞,和临界路径。因为Aprisa了解CTS从位置优化阶段,它能产生最优的时钟树,减少时钟。
CTS后,Aprisa将恢复交通拥堵中创建CTS而不影响时间。随着传统工具,设计师们将不得不回到位置进行迭代优化以减少交通拥堵。
在CTS和路线优化,Aprisa可以应用有用斜进一步提高时间和实现良好的相关性。
多点HPC的设计是最受欢迎的方法。它提供了更好的时钟比单点倾斜,耗能更低比时钟网。一个多点时钟结构将设计分为分区,每个分区连接到锚缓冲区从顶层设计。
Aprisa自动创建分区基于锚细胞因素指标如时间,物理距离,每个锚和负载细胞。设计师还可以使用Aprisa自动生成的锚点,可以节省大量的时间和精力在设计过程中。
Aprisa地址的所有实现挑战HPC设计高级节点使用易于部署开箱即用的参考流。它提供了行业领先的相关审核工具,同时提供大量的技术,减少生态迭代。它确保所有PPA指标都仔细平衡HPC通过高质量的时钟树设计实现,位置和专利路由技术,减少定时关闭之间的摩擦块和顶级组装。
的帮助下正确place-and-route工具,设计师可以把HPC设计创新市场更快的工程和计算资源较少。
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