ASIC /集成电路硅成功的趋势与重点因素

“你知道的越多,你知道的越多你不知道。”- - -亚里士多德,公元前4 c

当亚里士多德说这个卑微的格言,他并没有告诉我们把我们的手,不打扰学习。他鼓励我们继续更深入的研究,得到答案,提问的答案——学习的刺激和奖励是真正没有尽头。这是一个大的一部分我们的动机大概一年两次的威尔逊研究小组功能验证研究:增加我们对这一至关重要的行业,这样我们的理解,而你,可以做出更好的决策如何我们的业务。

本文的最后一部分是一个系列文章的第1部分,介绍了2018年的研究发现。在这最后一篇文章中我们将讨论各种IC / ASIC语言和库采用的趋势,低功率的趋势,和数据相关的时间表,需要旋转,和功能缺陷的分类。最后,我们将仔细看看两个有趣的方面的功能验证:非平凡的bug逃脱和安全关键设计。

采用语言和库
首先,我们将看语言和库采用的趋势。图1显示了聚合采用趋势对于语言用于创建RTL设计在所有细分市场和世界所有地区。我们看到持续的兴趣SystemVerilog RTL创造。并不少见IC / ASIC项目使用多种语言构建testbenches时,常常由于遗留代码以及购买验证IP。

图1所示。集成电路/ ASIC语言用于RTL设计

图2显示了采用趋势对于语言用于创建IC / ASIC testbenches。数据显示,所有语言的采用率用于创建testbenches下降或持平。有一个设计团队致力于设计在持续增加不到100 k门,这是一个额外的因素,我们需要考虑当检查结果如图2所示。这可以产生一些有趣的研究结果:非常小的项目通常不应用先进的验证技术,可以偏见整体工业核查技术采用趋势表现为持平或下降。然而,即使保理这种偏见的结果我们发现SystemVerilog仍采用开始饱和或平整上- 70范围,因为大多数IC / ASIC项目成熟的IP和子系统仿真过程验证。

图2。集成电路/ ASIC语言用于验证(Testbenches)

图3显示了采用趋势为各种IC / ASIC testbench使用类库构建的方法。

图3。集成电路/ ASIC方法和Testbench基类库

这里我们看到下降采用的所有方法和类库除了Accellera UVM,其采用继续增加在2014年和2018年之间。此外,我们的研究显示,UVM预计将继续增长在明年。然而,像SystemVerlog,预计中期饱和或平整上- 70范围。

这是第一个调查我们问的问题有关新的Accellera便携式测试标准(PSS)语言和刺激。PSS直到2018年6月下旬才正式批准,批准之前,我们的研究已经开始。我们应该能够得到一个更好的了解其真正的采用率和我们未来的研究。

图4显示了IC /采用ASIC行业趋势为各种断言语言,再一次,SystemVerilog断言似乎已经饱和或趋于平稳。这只是成熟行业的另一个迹象,这对IP和子系统采用了标准过程验证。

图4。集成电路/语言采用ASIC断言

低功耗管理
现在我们将IC / ASIC设计和验证能力的趋势。在图5中,我们看到,今天约71%的设计项目积极管理权力与各种各样的技术,从简单的clock-gating到复杂的系统管理程序/ os控制电源管理方案。这从我们的2014年的研究本质上是不变的。

图5。ASIC /集成电路项目致力于设计,积极管理的权力

图6显示了电源管理的各个方面,设计团队积极管理权力必须验证。许多项目,自2012年以来,已经搬到更复杂的电源管理方案,包括软件控制。这个添加一个新层复杂项目的验证的挑战,因为这些更复杂的电源管理计划通常需要模拟来验证。

图6。方面的Power-Managed设计验证

自从权力意图在RTL模型不能直接描述,选择支持符号最近出现了获取权力的意图。图7显示了各种标准用于描述权力意图所采用。您可能会注意到,2018年的研究是第一次我们跟踪新的UPF值3.0标准。

图7。符号用于描述权力意图

ASIC / IC验证的有效性
在本系列的早期文章中,我们提供的数据表明,大量的工作被应用于IC / ASIC功能验证。一个重要的问题的各种研究试图回答是否增加努力偿还。帮助回答这个问题,让我们来看看调查结果的时间表,需要旋转,和功能缺陷的分类。

图8展示了设计完成时间比项目的原定计划。底线是,会议原定时间表对大多数行业仍然是一个挑战。

图8。设计完成原定计划

其他趋势值得研究与旋转的数量需要在项目的开始和最后的生产。图9显示了这个行业的趋势从2012年到2018年。数据显示,实现第一个硅成功是变得更糟,而实现第二个硅谷的成功得到了改善。

图9。所需数量的旋转

图10显示了各种类别的缺陷导致衍生版本。当然,多个缺陷可以触发衍生版本。

图10。类型的缺陷导致的衍生

如果你看错误的根本原因导致集成电路/ ASIC衍生版本你会注意到,这两个功能缺陷和孵蛋的缺陷自2012年以来有所改善。换句话说,它是其他因素这幅图所示,首先减少硅的成功,例如:快或慢时间路径,IR降,混合信号问题。

现在有一个共同的主题在这一系列文章中关于IC / ASIC细分市场。在大多数情况下,集成电路/ ASIC市场已经做了大量的工作来的成熟功能验证过程在过去的15年。图10中的数据表明,这是回报的减少逻辑和功能缺陷。

图11检查这些逻辑或功能缺陷的根源。设计错误保持功能缺陷的主要原因。此外,与改变相关问题,不正确,不完整的规范是一个共同的主题通常由许多验证工程师和项目经理。

图11。功能缺陷的根本原因

非平凡的Bug逃脱和安全关键设计
在今年的研究中,我们决定做一个更深的潜水与以下有关:

• 验证成熟和简单的bug会释放到生产
• 安全设计和硅的成功至关重要

研究结果表明,该集成电路/ ASIC市场已经成熟其验证过程随着时间的推移,我们看到FPGA市场也开始成熟的过程。这种成熟可能是由于日益增长的复杂性努力控制成本和工程相关的设计和员工通过采用FPGA设计和验证的解决方案,提高工作效率。

也许最有关的发现从今年的研究涉及到FPGA的数量与非平凡的bug会释放到生产项目。然而,我们找到了一个有趣的相关性的提高减少功能缺陷导致非平凡的bug逃脱和FPGA的成熟项目的功能验证过程。更成熟的数据表明项目的功能验证过程可能会经历更少的错误转义。

为了证明这一论断,我们分区研究参与者分成两个不同的组:FPGA项目没有错误转义,FPGA的项目经历了错误逃生。然后我们检查比例采用不同的验证技术。结果如图12所示。相关的验证技术错误逃与不错误逃不总和100%因为我们执行分析的技术采用独立的两组。

图12。流程成熟度和简单的错误转义

这些研究结果在统计上显著,该集团没有bug逃倾向于有更高的采用不同的验证技术,这意味着他们更成熟的验证过程。然而,我们无法从我们的研究是如何有效衡量一个项目是在采用这些流程。例如,一个项目,经历了一个bug逃脱声称他们可以采用功能覆盖,然而其功能覆盖率模型的保真度可能是由于他们缺乏经验。从我们的研究数据,我们无法评估成功或有效的采用任何特定的验证技术。

2018年的第二个方面的研究,我们决定研究更深层次的涉及安全设计和硅的成功至关重要。直观地说,有人可能会认为刚性和结构化过程必须遵守的安全关键的开发过程(比如,帮mil - 254 /航空,ISO 26262汽车,医疗,IEC 60601等等)将产生更高质量的预防错误和成功实现硅。

图13显示了FPGA的百分比项目,声称是在安全关键设计。

图13。FPGA的百分比项目工作在安全关键设计

我们分区结果分为两组:项目工作在无安全关键和安全关键设计。然后,如图14所示,我们研究了缺陷的百分比逃脱,没有错误转义为项目工作在安全关键设计。

图14。安全关键和重要的Bug逃无安全关键的FPGA设计

显然,数据表明,开发过程采用确保安全并不一定保证质量。也许这是不直观。不过,公平地说,今天的许多安全关键功能实现的设计非常复杂,增加了验证的负担。

这就是2018年威尔逊研究小组的研究结果。我们希望你发现这些信息有助于制造技术,语言,和方法的选择在你的功能验证。2020年,我们希望看到你下一个全行业的威尔逊研究小组功能验证研究。另一个非常聪明的人说:

“我学得越多,我越意识到多少我不知道。”- - -阿尔伯特·爱因斯坦是20世纪广告

迫不及待地想了解更多关于ASIC的最新行业趋势/集成电路和FPGA功能验证?威尔逊团体研究将出现在今年的DAC 2019验证学院布斯-查看我们所有的计划会议在这里。

查看本系列的前三篇文章:

第1部分- - - - - -FPGA有效性的趋势:2018年威尔逊研究小组功能验证研究

第2部分- - - - - -采用FPGA验证工作和趋势:2018年威尔逊研究小组功能验证研究

第3部分- - - - - -天气预报:2018 IC / ASIC验证研究的趋势

所有图片来源:威尔逊研究小组和导师,西门子的业务,©2018功能验证研究的导师图形公司