LPDDR5的优点:一个新的时钟方案

今年早些时候,电平发布新标准,JESD209-5,低功率双数据率5 (LPDDR5)。那些导致标准来自一个不同的技术的发展背景和代表制造商和消费者的SDRAM的记忆。现在我们有一个新的内存标准来帮助使未来需要更多的计算能力,更高的可靠性和更低的权力。

第一个在一系列的文章强调了新的LPDDR5标准比较的信号时钟架构LPDDR5标准比其前身(JESD209-4 LPDDR4)。

LPDDR5标准提供了一些特性增强与现有LPDDR4/4X标准相比,包括支持更大的密度,更高的速度操作,灵活的银行体系结构、提高可靠性、可用性、可维修性(RAS)功能,新的低功耗特性以及新孵蛋的架构。LPDDR5记忆很快就会发现在应用,如智能手机、汽车、人工智能(AI),嵌入式应用程序,ssd和各种消费应用程序。

高速外部时钟
LPDDR5的的一个关键方面是引入一个新的时钟方案。在所有的前几代LPDDR (DDR),一个时钟从主机到设备主机和设备之间的同步接口。这个时钟信号(CK)是用于设置命令的传输速率和地址(CA)信号传递从主机到设备。此外,它固定的速率数据(DQ)和数据用闪光灯(DQ)主机和设备之间的传输(写)或设备和主机(读取)。参见图1。

图1:同步CK和双向dq pre-LPDDR5 (LP) DDR体系

当考虑LPDDR4,时钟信号和数据用闪光灯在2133 MHz的最大速率。LPDDR4, CA总线是一个数据速率(SDR)总线,意义与每个时钟周期一个数据包传输的信息从主机到设备。由于LPDDR4 CA总线是特别提款权,信息传递的最大有效速率CA接口是2133 Mbps。在LPDDR4,数据总线,顾名思义,双倍数据速率(DDR)。由于数据总线是DDR,每钟两个数据包传输的信息,使数据总线上的最大有效速率4266 Mbps。参见图2。

图2:波形显示特别提款权CA总线和DDR DQ总线作为lpddr4指定- 4266(只有两个微分信号显示CK和DQ)

值得注意的是,在LPDDR4数据闪光灯被实现为一个微分对双向。LPDDR5标准进化来实现两个不同的双微分信号有效——单向信号从主机到设备和从设备到主机。信号从主机到设备称为写时钟(WCK)和信号从设备到主机称为斯(rdq)读取数据。

这种变化在主机和设备之间的时钟是指示性的基本设备本身的工作方式的变化。LPDDR5设备依靠WCK不仅捕捉从主机写入数据,但它使用WCK生成rdq和推动DQ读取的设备上。这种变化带来了机遇和挑战。参见图3。

图3:CK, WCK和rdq * LPDDR5系统
*在一些特殊情况下,rdq是双向的。

新孵蛋的架构允许传统的时钟信号的解耦从主机到设备和数据选通脉冲信号。事实上,虽然新的WCK最大速率和rdq LPDDR5 3200 MHz,使数据传输速率高达6400 Mbps, CK的最快速度将从主机到设备只有800 MHz(即使在数据通道操作在6400 Mbps)。

解耦时钟信号的频闪的,从而允许时钟信号运行显著低于数据用闪光灯,使CA总线演变从一个特别提款权总线在LPDDR4 LPDDR5 DDR总线。尽管CA巴士已经从特别提款权DDR, CA时钟以来最大速率限制在800 MHz的最大传输速率CA总线上的信息现在是1600 Mbps。虽然lpddr4 - 4266需要2133 Mbps的CA传输速率,lpddr5 - 6400只需要1600 Mbps的CA传输速率,如图4所示。

图4:波形显示DDR CA总线和DDR DQ总线作为lpddr5指定- 6400(只有一个两个微分信号表明CK, WCK和rdq)

解耦CK和WCK是富有挑战性的,因为LPDDR5更快要求内部的同步这些信号以处理任何数据传输或从设备。CK WCK需要几个CK的同步周期,这意味着是一个真正的处罚涉及执行同步操作时,它将有利于尽可能地避免这种情况。此外,有一个特定的序列为WCK必须如何同步发生,从静态断言为至少一个CK,紧随其后的是一个CK的活动,其次是数量可变的中正全价活动基于操作的频率。同步过程的一个例子是图5中列出。

图5:简单的时钟和插图WCK同步(只有两个微分信号显示在CK)

有两个关于同步CK和WCK选项。简单的选择仅仅是同步信号,然后让WCK运行时刻保持同步(这被称为自由运行模式)。而这个选项需要小智慧,它以牺牲系统的权力。给最多产的使用LPDDR5设备将在手机市场,节省电力的欲望将会强劲,这意味着系统必须关闭WCK每当它不是绝对必需的。关掉WCK需要再同步WCK CK在进行数据传输之前。为了有效地管理这个LPDDR5内存控制器需要很聪明在如何调度命令,因此同步操作并不会增加不必要的延迟。

高速内部时钟
解耦的决定CA时钟和数据不仅闪光灯影响主机和设备之间的接口,它还影响LPDDR5控制器的接口和LPDDR5 PHY内部主机。

在一个典型的主机,一个控制器和一个体育与外部存储器通信。控制器层和物理层之间的界面通常具有规范称为DDR PHY接口的实现(DFI)。发展类金融机构规范允许SoC设计单独的设计(LP) DDR控制器,通常将系统命令转换成(LP) DDR命令,和DDR PHY (LP),通常将数字域的SoC模拟域的主机设备接口。有一个(LP) DDR控制器之间的接口定义和(LP) DDR PHY提供SoC设计师大量的灵活性在选择(LP) DDR控制器和DDR PHY (LP)的解决方案。

如果我们检查一个LPDDR4 - 4266的解决方案从一个内部LPDDR4控制器和LPDDR4 PHY角度来看,值得注意的是,虽然PHY通常会在相同的速度运行内存,或最多2133 MHz, LPDDR4控制器层和物理层之间的接口(例如,DFI接口)通常会运行速度的一半,或1066 MHz。这是通常被称为一个DFI 1:2的频率比解决方案从一个LPDDR控制器时钟涵盖了两个内存时钟。这种方法被用来实现一个合理的最大时钟频率关闭时间在ASIC设计流程的数字逻辑控制器。

内部LPDDR5控制器和LPDDR5 PHY有不同的时钟关系在LPDDR5 - 6400使用时的解决方案。主机和设备之间的数据接口是运行在3200 MHz的最大速率。模仿lpddr4 - 4266内部DFI 1:2之间的频率比率意味着interace LPDDR5控制器和LPDDR5 PHY将运行在1600兆赫,这不是一个合理的期望LPDDR5控制器的任何重要的复杂性。相反,它是理想的过渡从DFI 1:2频率比DFI 1:4四个时钟的频率比它允许每个LPDDR5内存控制器时钟。这将允许LPDDR5控制器之间的接口和LPDDR5 PHY运行在800 MHz,即使LPDDR5 PHY运行数据接口在3200 MHz的记忆。

但是,记住,CA主机和设备之间的接口运行在800 MHz的最大传输速率,而不应该下台200 MHz的DFI仅仅因为数据传输速率要求DFI 1:4的频率比。已经LPDDR5 PHY必须管理多个时钟频率接口的内存,所以它是理想的包含在LPDDR5 PHY孵蛋的复杂性。这样一个维护DFI 1:1 LPDDR5命令移动时的频率比率为LPDDR5 DFI 1:4的频率比数据和保持LPDDR5控制器和整个发展类金融机构达到800 MHz。这种新模式的LPDDR5控制器和LPDDR5 PHY互操作称为DFI 1:1:4频率比例——DFI 1:1为数据命令和DFI 1:4。参见图6。

图6:插图的时钟域lpddr5 - 6400解决方案使用DFI 1:1:4频率比

低速度孵蛋的选项
上述讨论内部和外部时钟运行时最大数据速率,6400 mbps的,由新LPDDR5标准定义。然而,有些用例时有利的运行界面慢,例如节约用电当最大带宽内存不是必需的。在这样的用例,LPDDR5标准提供选项来最大化降低速度性能,减少能耗。

第一个选项是CA时钟频率的能力调整闪光灯降低数据时,数据传输速率。一旦数据传输速率下降到3200 Mbps或较慢,有可能改变CK WCK比1:4至1:2,允许用户将CA传输速率的数据传输速率为1600 Mbps,放缓至3200 Mbps。请参见图7。

图7:波形显示DDR CA总线和DDR DQ总线作为lpddr5指定与CK - 3200: WCK 1:2的比例。只有两个微分信号表明CK, WCK rdq。

通过提供一个选项来减缓数据总线在保持CA巴士运行在相同的数据率,系统内部可以调整。

CK WCK比是1:4时,内部发展类金融机构的操作界面是1:1:4比率。当CK WCK比例在1:2模式操作,更新发展类金融机构操作在1:1:2工作模式。在每种情况下LPDDR5控制器、发展类金融机构、体育核心和CK以相同的速度运行。然而,数据操作的DFI频率比改变要么1:4的情况下LPDDR5更快的数据传输速率大于3200 Mbps和CK WCK比例是1:4,或1:2的情况LPDDR5更快的数据传输速率是3200 Mbps或慢和CK WCK比率是1:2。这种调整发展类金融机构的操作频率比允许LPDDR5控制器和DFI域部分LPDDR5 PHY运行高达800 MHz的速度操作,保持延迟通过内部LPDDR5控制器和LPDDR5 PHY尽可能低的操作速度。

微分、单端和strobeless操作
在高速操作(假设大多数的操作模式不处于低功耗状态)时,LPDDR5设备将使用CK, WCK, rdq差模提供最佳性能。然而,有些用例运行慢的接口。LPDDR5规范有一些内置的节电功能对这些用例。

LPDDR5规范提供的一个节电选项提供的能力改变三个微分信号CK, WCK, rdq成单端信号运行时数据速率达到或者低于1600 Mbps。如果我们假设运行CK WCK比为1:2,则会运行在400 MHz和CK WCK (rdq)在800 MHz, CK, WCK, rdq放入单端模式操作。

用户还可以选择CK和WCK单端模式的操作和关闭rdq完全。用于低速操作,这被称为strobeless模式和要求LPDDR5 PHY产生内部闪光灯捕捉从设备读取DQ。

当CK和WCK微分切换到单端模式的操作和改变rdq微分操作单端或strobeless模式,应禁用设备终止CK, WCK rdq以及CA信号,面具DQ信号,数据反演(DMI)信号。移动信号差模单结束模式或关闭他们完全节省电力,而不是终止大部分LPDDR5接口的信号可以节省额外的权力。

时要考虑选择和限制设置CK, WCK, rdq成单端模式。WCK和rdq只能配置为单端模式当CK也为单端配置模式。也可以启用单端模式为CK在保持WCK和rdq微分模式。如果WCK放入单端模式,那么rdq也必须被置于单端模式(有相同的极性选择积极信号WCK和rdq)或放在strobeless模式。表1列出了所有有效的组合为CK, WCK, RQDS。

表1:允许CK的组合,WCK rdq

总结
LPDDR5规范的引入不仅使一个新的低功耗的实现SDRAM标准、有前途的大密度设备和更快的数据传输速率,同时也概述了一些创新的新孵蛋的计划,允许更容易实现LPDDR5控制器和LPDDR5 phy运行时允许的最大数据速率的规范。此外,权力的规范提供了一些选项储蓄与时钟和数据用闪光灯时,内存不能被放置在一个低功耗状态但不需要运行在更高的数据速率。

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