成功需要一个Multi-Physics 7纳米设计方法

无论你是设计一个节能的移动设备,或者一个ADAS平台与严格的可靠性要求,或一个高绩效的企业网络系统,芯片制造等先进技术7-nanometer (nm)过程和2.5 / 3 d或晶圆级包装可以提供几个优点。设计使用这些技术消耗更少的能量同时提供较高的吞吐量和性能收益。他们让你设计芯片与小的外形与更高级别的集成。

然而,这些好处和挑战,不能充分解决传统设计与分析方法。基于传统的筒仓的设计方法后,芯片,包,董事会和系统设计师使用预先确定的利润来设计他们的特定的组件。这些设计都是由独立的团队,甚至单独的公司很少沟通。此外,现有的工具限制每个设计团队来分析和解决单一物理(时间、功率、温度等)一次没有任何可见性多个物理之间的相互作用。

需要多域/ multi-physics co-analysis
更严格的噪声边缘,从可靠性故障接点温度更高,更大的风险,它不再是足以单独设计和分析每个组件,也不接受只考虑单一物理。包寄生或董事会可以对芯片的性能产生重大影响。同样,芯片的电流分布会影响系统的完整性(PI),信号完整性(SI)温度和可靠性。

确保理解和缓解电力和信号噪声影响这些高级N7设备的安全可靠运行,进而对你的产品的成功至关重要。为了达到这个目标,你需要采取一种全面的方法和产品的所有组件之间的耦合分析——从芯片(s)包(s)董事会(s)系统。你必须能够优化你的设计对权力的完整性、信号完整性和热管理,以及确保它符合electro-migration (EM),静电放电(ESD),电磁干扰(EMI)和压力的要求。

考虑这样一个事实:功率输出网络(生产)跨越广泛的频谱在董事会层面——从MHz multi-GHz芯片级。为了优化生产电力的完整性,您需要在芯片分析,方案和系统。每一层(芯片、包、PCB)已经广泛不同的阻抗,从而导致截然不同的响应时间。此外,目前生产的签名是一个函数的转换速度和频率响应密切相关。这些因素耦合在频率域分析,将每个域将不可避免的不准确,严重地限制了你做出明智的设计权衡决策的能力。

如下面的例子所示,以满足400年的目标阻抗mΩ整个频谱,解耦分析将直接添加大量的开瓶,严重影响产品的成本。然而,分析整个生产夫妇死水平阻抗表明可以满足你的目标更温和改善董事会和包。Chip-package-system (CPS)共同设计、共同帮助你理解每个域都有对彼此的影响,使您能够产生更多的成本效益和可靠的设计。

要求chip-package-system合作设计/ co-analysis
真正的合作设计和co-analysis方法需要精确建模等各种物理力量,如果芯片和热,包和董事会。建模方法需要提供足够的细节,但优化有效的模拟。环境需要支持无缝集成与可见性生产调试和分析跨多个域。它需要合理快速设计团队可以执行若干次迭代的“假设”分析,确保优化设计。

使用系统芯片级功率分析
今天,将寄生打包成芯片级分析已经成为一个标准的做法。然而,许多系统功能,特别是用于移动和ADAS应用程序运行在一个低中频范围可以密切两包和板生产。这需要芯片/包板的分析包括生产模型更精确的结果。

考虑寄生包和董事会的影响芯片的性能,需要大容量、高性能的解决方案,可以分析完整包和董事会,连同死亡水平模型,以及能够快速提取这些大型结构。不同的环境还需要提供无缝集成模型与视图的能力,调试和优化耦合影响芯片的热点地区,如EM和ESD温度曲线和可靠性。

Chip-aware系统级π/ SI /热和电磁干扰分析
传统的系统级功率分析依赖于交流分析包和董事会固有阻抗。然而,修复设计为一个特定的共振高于目标阻抗会导致错误的结果,除非你考虑整个生产从死,包和董事会。这个决定不仅可以基于井方法产生一个次优的设计,它可以创造意想不到的谐波与芯片的优势频率和不利提高其动态电压降。这会影响产品的性能和最终的市场接受度和成功。Chip-aware系统级芯片的功率分析需要一个精确的模型,反映了当前流和寄生在每个碰撞,以及与其他港口的耦合提供了时间和空间的可视性芯片的电气行为。如果你是一个包或董事会工程师或如果你与包/董事会工程师密切合作,你或你的同事可以使用这个模型来执行整个生产的直流和交流分析和优化系统功率输出。直流分析可以帮助你发现包和董事会层面生产等问题缺少通过或破碎的网络。交流分析可以帮助预测性能下降造成的活性反应不足的被动元件包和板生产。

传统上,看着阻抗匹配和信号完整性分析只考虑的SI部分设计,或使用宜必思或晶体管级模型SI和π效果。然而,同时切换输出(SSO)噪声可以显著影响系统性能和功能,不能捕获如果只有方法正确。为了检测并解决SSO噪音,您需要考虑包装和印刷电路板之间的串扰信号网的影响,以及power-ground噪声引起的IO的合闸电流和包/ PCB电感。而宜必思模型更简单和更快的使用,它不包括内在寄生或完整的交换活动和结果power-ground噪音。晶体管模型可能更准确,但香料容量限制影响模拟整个银行的能力。SSO最精确和全面分析,仿真需要包含完整的IO银行,这样你就可以了解完整的交换活动,由此产生的power-ground噪音,以及它如何影响IO时机。

热完整性中起关键作用的整体系统的可靠性和鲁棒性。有密切互动芯片的转换活动和结果chip-package实力形象,chip-package金属化,系统边界条件,冷却系统的设计。芯片的温度曲线另一方面影响着系统的长期可靠性。气囊等某些关键任务应用程序部署设备,它还可以影响瞬态行为。因此,重要的是要执行chip-aware系统级热分析实现CPS热完整性和带动热能收敛。获得实际的系统级热性能,详细的芯片级热模型用于CPS热分析需要包括基于题目的与温度有关的功率密度和每层金属密度地图,以及导线温度与设备自动加热和电阻加热效果为7纳米设备变得越来越重要。

传统的系统级发射模型是基于一个简化的芯片布局只能用于执行相对比较不同的布局。这种方法对于系统使用芯片设计是不够的,在7海里与更高的电流密度,更快的转换和较小的足迹。为了准确地预测系统级EMI,你需要从芯片包括实际噪声源活动分析。此类信息封装在芯片级电磁干扰模型考虑噪声产生的多个晶体管和垫司机同时切换逻辑,以及各种噪声源耦合等核心开关噪声垫供应针和针其他垫垫开关噪声信号。

包装的选择可以有相当大的影响系统级可靠性如EM,防静电,EMI。2.5 / 3 d或wafer-level包装导致死亡,晶片之间的近距离或插入器互联。这增加热热点,进而可以影响EM和ESD芯片和系统水平。此外,它可以增加机会thermal-induced压力,从而导致扭曲和接触分离。

多域/ multi-physics模拟增加覆盖率和降低风险
通过采用一个CPS共同设计和开的方法,多个域,同时分析多个物理,你能为你的芯片,做出更好的设计决策方案和系统。通过理解芯片级功率噪声影响包和PCB设计,你可以提高你的设计成本和性能优化开瓶大小和位置。考虑到电源噪声对时机的影响可以获得更准确的抖动。它对温度的影响可帮助您识别热热点可以增加他们失败的风险。

7海里过程,每个组件不能孤立地进行设计。多个域之间的相互依赖关系(芯片、包装板、等)以及多个物理(功率、时间、热、压力、可靠性)需要考虑在设计验证覆盖率增加信心。你的最终产品的成功将需要一个整体的设计和验证方法。有关更多信息,请查看白皮书。