减少存储器扩展与标准CMOS芯片上的记忆,FinFET。
位于加州圣何塞启动芝诺半导体测试修改和更小的晶体管单流程节点的28 nm SRAM芯片它在2016年推出,这将促进空间芯片上的CPU内存超过2.5倍,根据公司的联合创始人兼首席执行官,Yuniarto无力偿付。
Zeno-1晶体管是建立在标准CMOS工艺,双稳态内置双极型晶体管结构,其中包括一个n阱埋葬在一个浮动的P阱的P衬底。
内存bitcell是真正的静态;它不需要电容器或其他机制来维护或刷新充电操作期间,一个能力它创建使用固有的内在双极型晶体管CMOS和FinFET。
因为它使用一个晶体管,而不是六个,显著小于比较团结,Widjaja说,这使CPU制造商机会扩大片上内存没有扩大规模的死亡。
“如果你看看处理器从像英特尔这样的公司,很多芯片上的空间被嵌入记忆;他们是空间不足的死,”Widjaja说。
深度学习和其他内存密集型应用程序需要更多的片上内存来执行,这就是为什么芯片为这些应用程序设计有不寻常的大量的内存空间。
研究SRAM说基于特殊材料最终可能提供扩展能力,但材料本身角色的新类型的内存限制,可以使用SRAM作为一个独立的资源,而不是内置的,当前的规则。
芝诺的SRAM芯片占用25%的空间建造相同的过程和足够小0.025平方微米,它只有37%的面积six-transistor细胞建立在三星10 nm制程,Widjaja说。
设计芯片使用标准CMOS工艺,使用埋下n阱植入内存数组,可以使用相同的库,任何标准CMOS存储器电路和IP。
Bi-SRAM内存横截面示意图。来源:芝诺半导体
SRAM的晶体管单版本执行同样的标准应用程序;HPC和其他资源密集型应用程序,该公司two-transistor版本,无力偿付,最初考虑物联网作为主要的目标市场,因为大小减少这种方法。但是计算能力足够高1-transistor版本目标更标准和datacenter-category计算设备。
的2015年的论文描述了芯片首次证实,它可以扩展到7海里FinFET的过程。第二个版本,这将提供给合作伙伴,明年将建在一个较小的过程比28原始Widjaja说,但是不能确认哪一个。
可以用于同样的架构逻辑电路4 x增益电力/性能比标准版本。
芝诺一直授予或申请大量专利,并计划专注于销售或许可其IP,无力偿付。公司已申请或被授予50多个专利。
来源:芝诺半导体
公司提供了一个皇室计划强调储蓄在死区,Widjaja说。
“我们让客户的模具尺寸小了25%,说。模具成本大小成正比;客户可以节省25%的成本,皇室是一小部分他们拯救,”Widjaja说。
“我们不增加成本。顾客省钱使用我们的芯片,我们得到的基础。”
第二个版本的芯片应该用于许可IP在2019年的某个时候,他说。
留下一个回复