在设计流程的早期捕获IP正确性问题。
设计IP是当今半导体行业创新的关键贡献者。随着硅设计的复杂性和规模的增加，设计和验证时间也在增加。设计IP支持模块化和设计组件的重用，因此设计人员可以利用已经存在的组件作为基线来加快设计进度。因此，设计IP的使用在过去十年迅速增长也就不足为奇了。
然而，像硅设计的任何组件一样，IP可能包含难以检测的错误，因为IP库中包含大量的视图和值。本文解释了Solido Crosscheck如何有效地验证设计ip的正确性，并在设计流程的早期捕获问题。
由于设计IP是现代IC设计的组成部分，除了功能和功率/性能/面积(PPA)之外，IP最重要的指标之一就是从QA的角度来看IP的质量。
图1:IP生产和集成流程中使用的不同设计视图和格式。
通过严格QA的设计ip更容易集成，产生更好的硅效果，并有助于缩短生产进度。这是因为适当的QA方法能够确保设计ip具有以下QA指标:
让我们来仔细看看这些品质及其重要性:
集成工具，如综合、位置和路由或数字/模拟顶部环境，要求输入库和IP信息正确且一致，以正确地执行设计闭合或最终集成。设计IP中的错误可能会导致额外的计划时间和工程时间来完成设计，或者昂贵的工程变更订单(eco)和重新旋转。
这些错误可能包括单元或引脚名称的差异，缺少布局视图，甚至更微妙的问题，如不匹配的金属层，或不同设计格式的单元/IP块大小不一致。虽然有些问题可以通过奖惩工具或模拟集成环境发现，但许多问题可能仍未被发现，从而在设计流程的后期造成昂贵的问题。
正因为如此，IP集成团队(如芯片级设计、实现和验证团队)通常会对其设计的所有组件进行入站IP检查。然而，由于这些团队管理许多不同的IPs，包括标准单元、嵌入式sram和自定义IP块，如果这些问题在多个地方出现，那么清除设计IP中的不一致或其他错误很快就成为一项资源密集型任务。
使用经过测试的ip，在设计视图中保持正确和一致，可以更容易地集成和更可预测的生产计划，这是为项目选择ip时需要考虑的重要因素。
不同的IP集成团队使用不同的工具集，许多集成团队都有由混合供应商工具集组成的方法。
作为IP提供商，确保跨工具流的IP可用性可以扩大潜在的用户基础和IP的覆盖范围，允许更多的团队从将IP包含在芯片级设计中受益。因此，在任何可能的情况下，IP QA都不应该局限于工具的子集。
然而，这说起来容易做起来难，因为EDA工具往往对可接受的输入数据有不同的标准。对于一些工具来说，自动修复或校准输入数据中的常见问题的能力被视为一种优势，特别是在推进原型或实现阶段。
一个IP要在不同的EDA工具集上广泛使用，一个健壮的IP QA方法应该检查它是否符合规范(如.lib、LEF、GDS2、SPICE等)，这些规范不受集成工具子集所采取的方便的“捷径”的影响。
数据表和文档是设计ip的组成部分，通常被认为是ip的设计视图之一。清晰、简洁和准确的数据表不仅有助于缩短IP集成时间，还可以提供有用的见解，以了解IP是否适合目标应用程序。
此外，对于设计IP的每次修订，性能和规格可能会有意更改(例如，有针对性的IP整体功率改进)，或作为更改的副作用(例如，布局修改带来的时间或功率差异)。
因此，QA方法必须能够验证IP属性是否与数据表和其他文档一致，并提供必要的信息来更新文档，或在检测到差异时确定IP中需要修复的内容。这确保了IP集成团队在使用IP时获得正确的信息以做出设计决策。
Solido Crosscheck提供了一个全面的IP QA框架，适用于所有IP类型。它是针对设计IP数据的一个独立的、与工具无关的QA解决方案，可以理解和评估IP生产和集成流程中使用的许多设计视图和格式。它还可以使用api进行自定义，以启用自定义检查和报告。
图2:Solido Crosscheck IP QA框架。
使用Solido Crosscheck，设计团队可以确保IP是正确的、健壮的，并轻松集成到顶层设计中，从而在芯片级实现更快的设计和验证周期。
欲了解更多信息，请查看Solido Crosscheck在这里．
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