基于用户的最佳选择就是使用处理器的仿真和fpga原型在结合流。
随着EDA准备其最大的工业活动,设计自动化会议(DAC),今年在拉斯维加斯,有趣的是观察在基于硬件的仿真和原型的开发。我的趋势概述了去年DAC2018 -系统设计、云,和机器学习的只有变得更强,导致发展格局的变化。
一个关键的变化是仿真和原型是如何交互的。希望看到更多的在2019 DAC。今年4月的一个很好的例子如何仿真和原型日益紧密在一起,用于无缝流动是表示强调东芝在CDNLive硅谷。他们开发存储控制器。下面的图表说明了仿真和原型的联合使用:
来源:东芝内存美国公司。
初始启动发生在模拟。一度启用了固件团队使用全系统仿真,紧随其后的是原型作为高速选择更快的执行硬件开发。东芝的因素4.6 x在原型仿真。从现在起,硬件团队继续使用模拟,然后后来,原型使用更少的硬件回归调试。甚至post-silicon、固件开发继续原型,直到硅平台是稳定的。即使如此,发现post-silicon调试问题,用户回到仿真由于其优越的调试。东芝更详细地描述这个见解的专家视频名为“早期的固件开发钯和氕,使1硅成功东芝的记忆”。
所以,这证明我们都做了,好吗?我们完成了这个空间的创新吗?远离它!
可能第一个重大创新fpga原型在十多年平均启动时间的减少80%与氕S1 fpga原型平台于2017年。这是通过使用技术从模拟自动化启动过程,尤其是在时钟和本机FPGA布局工具无缝集成到流程。在一天结束的时候,FPGA路由需要发生,而bring-up-especially如果一个设计在仿真运行已经大大加速,它总是很难匹配的启动时间处理器的仿真。在FPGA硬件系统调试使用的调试,减缓了执行或使用功能像本机重复复诵FPGA的功能,这是比模拟慢得多。
增加,项目经常被误解的关键区别仿真与定制硅和基于模拟的开发在FPGA上,如下图所示,显示用户的设计逻辑映射到底层通用处理器和FPGA的面料:
来源:节奏设计系统
在钯Z1企业等处理器的仿真模拟平台,执行的逻辑处理作为流映射到一个大规模并行数组的定制的处理器。四百万年盖茨用户的设计,我们将使用约3000定制的处理器。编译是迅速,我们使它远远超过每小时1.4亿盖茨在一个工作站和并行化进一步帮助。如果设计编译,那么它将运行,因为它是预定旋执行。我们有很棒的调试与流媒体,部分全视野,和全视觉为所有信号。唯一的缺点是,用户设计的执行速度限制在low-MHz范围。更多细节,请参阅本章我合著的描述这个过程的第二版EDA手册。
相比之下,在fpga执行,一个总是需要运行一个ASIC-style完全不具有。与我们的自动化流程,用户看到的开箱即用的速度大约5 x的仿真。不过,编译远低于处理器的不断与并行执行,调试不太灵活,当定时关闭失败,这个过程必须重启。
底线,用户的最佳选择就是使用处理器的仿真和fpga原型结合流,东芝的例子所示。虽然在上面的图我显然分配硬件调试仿真和原型软件启动,这仅仅是为了确定主要使用模型。在所有的实用性行可以是模糊的。仿真将扩展到软件开发,特别是在与虚拟paltforms混合配置,和fpga原型将延伸到硬件回归。
未来在这个领域是什么?嗯,DAC可能会表现出更多的创新在这个空间。总有更多的使用可以添加到仿真模型。有越来越多的虚拟化接口并非只有在模拟而且在原型。最后,在“人工智能和机器学习开车选择新的SoC验证,“我已经概述了传统速度退化原型性能设计逐渐变大,特别是4亿年以后。是时候有人解决了这个问题。
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