测试数据流的下一代设计

半导体芯片已经演进,以满足快速改变应用程序的要求,所以有测试技术达到测试目标的芯片。回到二十年左右,应用有限,设计简单,因此,关注权力、性能和面积(PPA)的周转时间,重用和投放市场的时间等,都是重要的,但不是关键,因为他们是在当今竞争激烈的环境中。结构测试,扫描链,是足以满足测试质量和成本目标和设计影响甚微。应用程序空间的扩张推动提高芯片的性能和功能的要求,使设计更大、更复杂。随着半导体市场增长和竞争的加剧,新技术如power-gating,多核设计、芯片系统(SoC)设计介绍了挤出每一点的性能,优化权力,实现积极的上市时间目标。同样,包含测试成本,有进步等测试技术测试压缩编解码器,大大减少了测试时间和数据量。整合更大、更核心的趋势在soc继续,导致增加测试逻辑和测试架构的复杂性。身体知道DFT成为了缓解的标准做法的PPA影响测试结构和层次与阶段性测试使用静态测试方法pin-muxing成为了首选测试策略。

现在,半导体设计正在经历的另一个转折点应用人工智能和自动驾驶等进一步推动性能需求,需要设计方法的采用像3 d-ic chiplet-based设计,大规模并行设计与成千上万的复制的核心,和大型tiled-based架构来满足这些需求。这些下一代设计需要再次测试技术创新和Synopsys对此是引进突破性的流结构和顺序压缩技术来解决四个关键测试需求:

1. DFT周转时间短
2. 减少测试成本
3. 高测试解决方案的可伸缩性
4. 通过硅高带宽测试和测试重用生命周期

挑战与当前测试的解决方案

虽然现有的压缩测试,静态测试pin-muxing,和当前流方法提供了令人满意的测试结果对许多设计到目前为止,他们面临的主要挑战与即将到来的重要测试需求的设计。对于短的周转时间,测试解决方案应该提供简化的DFT规划和实施。静态pin-muxing通常需要芯片设计者通过耗时,迭代过程估计编解码器的输入-输出别针,分发顶级针芯和定义核心测试组,所有在设计开发没有模式计算的完整的知识,力量,和测试时间。即使有大量的工作,这种方法往往导致固定DFT效率低下,这使得管理测试力量挑战并导致次优的测试时间由于其无法在测试测试针的使用最大化。固定编解码器的任务也需要重新设计重用核心时,进一步放缓的周转时间。当前流媒体解决方案解决其中一些问题,但仍需要确定有效的编解码器配置的乏味的过程以减少测试体积和维护流效率,这增加了开发时间和/或最优的测试数据。需要先进的压缩技术,可以迅速实现,提供快速模式生成测试数据量最小化,同时保持测试质量和测试周期。

测试解决方案的可伸缩性,物理设计应该规模容易采用先进的设计扩展和集成技术在无损测试成本或开发进度。pin-muxing技术导致长数据路径与编解码器芯片级别的收敛,负面影响路由和拥堵。的影响进一步加剧了tiled-based与桥台设计,因为这些设计通常需要自定义逻辑和额外的路由在每个核心架构。这带来了一个巨大的挑战芯片设计者当扩展设计从几百美元到几千内核。

最后,作为测试扩展到硅生命周期管理(SLM),以满足设备可靠性目标,高带宽测试在高速I / o功能(HSIO),特别是作为PCIe和USB,已成为答案的趋势减少测试带宽减少扫描GPIOs和简化测试的需要从制造业到system-level-test (SLT)攷虑测试。这是通过高速测试和测试模式重用了相同HSIOs测试阶段。测试解决方案必须被设计来利用这种能力,提高测试通过硅生命周期。虽然可以由HSIOs pin-muxing架构,其操作速度受制于复杂的数据路径和时间限制,因此,它无法充分利用高测试可用带宽减少测试时间。现有的流媒体解决方案要么有限的支持为测试或使用功能HSIOs可以部署这个方法只使用非功能性HSIOs生产测试。

突破减少测试时间和测试数据的解决方案

Synopsys对此TestMAX DFT的流结构特性与顺序压缩解决方案是可编程的,可伸缩的,和高速测试织物采用先进的压缩引擎,解决了静态的测试时间和DFT挑战pin-muxing架构和电流测试编解码器和流媒体技术。它还可以显著降低测试成本和精力硅生命周期测试完全支持高带宽测试HSIO。

图1:Synopsys对此流与顺序压缩织物。

顺序压缩使用seed-based输入,multiple-input-shift-register (MISR)与一比特的输出和芯片上的比较为基础,提供简单的编解码器设计,快速模式生成、测试和高体积压缩,减少了测试时间和开发时间。如图1所示,流结构均匀,双向测试总线通过每个核心和顺序压缩编解码器通过IEEE 1687接口设置基于可编程序逻辑称为套接字。套接字规范core-to-test-bus接口中的所有核心设计,使设计师建筑师DFT迅速,避免迭代和困难的设计决策在开发过程中。DFT和设计完成后的套接字可以程序基于编解码器,核心集团,和他们的测试时间和权力要求,使核心级DFT实现独立的芯片级资源。这也使得很容易重用的核心包含流媒体把它插到织物的新设计和编程的核心的插座没有任何顶部或核心级的变化。这种流结构逻辑的可配置性极大地简化了DFT实现和加速周转时间。

图2:测试带宽分布比较静态pin-muxing和流结构。

流结构进一步减少了测试时间,有效地提供核心的高度压缩测试数据。它会自动决定了测试数据带宽要求每个核心基于他们的测试数据和配置插座分发test-bus带宽来编解码器尽可能最佳的测试针利用率最大化和整个SoC的测试时间最小化,上面的图2中所示。

另一个层面的测试时间减少来自流结构的频率扩展。GPIOs通常运行在更高的速度比芯片扫描网络和流媒体的体系结构织物还允许测试数据流以更高的速度比编解码器和扫描网络的核心。与套接字的带宽匹配能力,faster-narrower流织物由几个顶级针可以开多个slower-wider并行编解码器,进一步减少测试时间。test-bus然而,对于许多设计的流媒体解决方案可能会运行得更快,但局限GPIOs的速度,这让test-bus带宽没有得到充分利用。当前流媒体技术提出使用许多GPIOs利用剩余的带宽,翻译慢GPIOs成窄更快test-bus通过定制逻辑。这种方法不可行的先进设计,正在见证减少GPIOs和增加HSIOs芯片由于需要大量片外数据访问。

Synopsys对此“流织物可以无缝地集成到高带宽HSIO-to-Scan Synopsys对此/水龙头测试解决方案(如图3所示),可以提供测试数据速度明显高于只使用几HSIOs更广泛流织物test-bus和减少测试时间GPIOs相比大幅减少。测试在HSIO的另一个优点是,它阻止了SLT需要开发和维护单独的模式集和攷虑测试通过重用制造测试模式,提供一个完整的测试解决方案在整个生命周期和硅加速投放市场的时间。

图3:高带宽测试功能高速IO (HSIO)。几个HSIO宽流织物test-bus开车。

流结构的常规和统一的体系结构允许一个物理design-friendly和可伸缩实现所有设计包括3 d-ic chiplet-based设计,大规模并行设计与成千上万的复制的核心,和大型abutted-tiles基础设计。标准接口的核心边界和管线式test-bus允许结构下,最终从一个核心的顶级针简单物理集成和定时关闭铺和non-abutted设计。流织物有一个独特的能力提供测试数据在多个层次支行同时来自主要test-bus和这些支行可以操作不同的速度。此外,设计师可以实现不同宽度的支行根据每个核心的位置布局之间达到平衡物理设计和减少测试时间。而流织物可以播放相同的测试数据任意数量的相同的处理器在芯片的大幅减少测试时间,多分支架构也为设计师提供了灵活性,广播数据相同的核心在一个分支和一个较小的分区或在多个分支同时服务多个设计分区优化设计的PPA。3 d-ic chiplet-based设计被扩展的整体设计,文章”一个实际的DFT方法对于大型soc和人工智能架构,第二部分“进入如何流结构的细节完美延伸至交付机制的设计提供了一个理想的测试数据。

现代应用程序驱动的范式转变设计扩展和集成方法和先进的测试技术需要满足这些设计的关键需求:DFT周转时间短,减少测试成本、高可伸缩性测试解决方案,高带宽测试,测试通过硅生命周期重用。流结构顺序压缩和高带宽从Synopsys对此HSIO-to-Scan /开发测试技术不仅提供了测试成本和周转时间减少为下一代设备,它还提供了一种灵活的、可伸缩的织物结构优化设计的PPA DFT和整个硅生命周期的完整的解决方案。想要了解更多关于如何部署这些技术领先的半导体设计公司为了达到他们的质量和可靠性目标,点击在这里。