看到布局,布局的影响仍在进行中。
这是一个有益的经验对EDA开发人员和用户合作部署先进的技术来提高设计效率。这个博客将描述与客户合作的经验在新技术减少模拟电路设计的迭代的数量。模拟电路设计工程师要求平衡需要1)达到市场快速2)3)在提供高质量产品的低成本。为了实现这三个,他们需要有创造力。
设计师创造性的方式满足这些目标之一是通过部署部分布局提取(中国)和模拟流。这种流动有助于抓住潜在的电气问题在设计周期的早期,这减少了设计者需要在实现模拟电路设计上花的时间关闭。请耐心流为设计师提供了准确的模拟能力使用寄生提取部分完成布局。通过这种方式,他们可以评价寄生的影响对他们的设计和布局相关的影响而布局仍然还没有最终定稿。
有看到今天模拟设计团队面临三大挑战:
图1:模拟电路设计团队所面临的挑战。
模拟设计师运行模拟,以确保他们的设计布局后按预期工作。通常,他们发现问题的第一次迭代布局的布局,因为影响依赖效应和寄生的布局。通常这些寄生在完成布局是非常不同的从原始估计的示意图。需要很长时间来完成布局,因此,寻找这些问题只有布局完成后增加了很多时间设计周期。最后需要多次迭代收敛的布局满足性能目标。
Synopsys对此自定义编译器的部分布局提取寄生(中国)使早期模拟准确利用Foundry-qualified签字引擎。这有助于减少所花费的时间在迭代设计和布局。
Synopsys对此自定义编译器请耐心的流,StarRC和集成电路验证器用于提取寄生和LDE效果。通过使用引擎签收,而不是一个近似内置布局工具,自定义编译器请耐心流保证结果的准确性和质量。结果不与验收风险发送设计师劳而无功的事!
图2:部分提取(中国)和模拟流布局。
Synopsys对此之一的关键客户,比如流帮助避免长迭代周期与传统设计流程。这个客户评估流程与各种类型的模拟块的最新先进的节点。
图3:传统与PLE-based模拟设计流程。
在评估期间,他们可以看到重大转变从“长等布局寄生网表”到“部分布局与寄生最佳可用网络列表,”设计师能够快速模拟和看到布局,布局的影响仍在进行中。
展示一个例子,这里有7纳米测试用例的结果易受寄生布局。设计师能够快速的城市布局的关键子块没有路由和生成simulation-ready网表查看效果,然后他会问的排版设计关键块之间的路由和看到的进展结果清晰可见性在发展布局的寄生效应。
在这个例子中,设计师可以寄生仿真结果在两个小时内,5%的最终布局——节省至少一整个星期的布局时间每个迭代。
图4:自定义编译器的结果请耐心流设计示例。
自定义编译器的请耐心流是一种证明微分技术和一个清晰的模拟电路设计团队的生产率助推器。客户可以tape-out设计更快的高质量和低成本。
了解我们的用户自定义编译器是如何受益于开业,你可以看到三星的舒适的硅谷2022视频。完整的视频可以随需应变Synopsys对此学习中心在SolvNetPlus。或者查看我们的网站Synopsys对此定制设计的家庭,其中包括自定义编译器设计和布局,PrimeSim电路仿真、StarRC签收寄生提取和集成电路验证器的物理验证。
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