建模在10/7nm芯片上变异

半导体主力工具设计,仿真是在10/7nm精疲力竭了。落后在芯片与巨大的门数和一个巨大的数字,所有不同功能之间可能的相互作用被挤到死。

在模拟的根是某种形式的香料,一直是其基础自从香料是44年前首次出版。但现在模拟在很多方面被拉长,从未被认为是首次引入。

考虑,例如,芯片上变异的建模。即使时间统计分析工具可能表明,路径是好的,例如,失败持有约束可能不够模型变异。未能准确解释这种变化可以延缓甚至阻止定时关闭。

“特别是10 nm和7海里,供应电压急剧下降,”维克Kulkarni说,副总裁兼首席策略师在办公室的首席技术官有限元分析软件半导体业务统一。“我们正在考虑0.5到0.45伏,但是阈值并没有下来,会发生什么是之间的增量VDD-Vt(阈值和电源)创建大量的变异问题。高Vt /低VDD的主要罪魁祸首是导致变化的问题。”

许多和复杂的变化问题。其中跨阶段非高斯分布和非高斯约束变化;一个大型mean-nominal转变的路径;slew-related约束和相关影响延误;和波形形状传播问题。

Kulkarni说这是发生在多个阶段的非高斯分布,使它更加困难关闭时间。“举个例子,假设有10000多路径在今天的SoC在10纳米,sub-10nm。有很多时间违反因为可变性,和分布的非高斯的发生是因为可变性。所以它不能预测正确,因为它是不明确的,行为端正的晶体管的行为。这种非高斯约束变化导致定时关闭问题,转换速率变化,这些关联效应增加。他们是添加剂的路径是多长时间。这就是为什么这么多路径不能满足时间带出来。”

在每个新节点就变得越来越困难。时机和可变性related-variability是另一个维度的时机。所以需要考虑变化与时间,。

“先进节点10 nm和下面的可变性施加更多压力时间保证金的工具和仿真引擎签收,“Balasubramanian说Sathishkumar,产品管理和营销主管AMS验证产品导师,西门子业务
。

在旧的节点,设计师通常垫时机利润所以他们可以忽略的变化。在10/7nm那是不可能的。

”7海里,如果你看看阈值电压,他们非常非常接近阈值或晶体管的Vt,“Balasubramanian说。“不离开你的房间,如果你开始投入利润,影响你的表现和你的足迹。所以你必须考虑两件事。一个,你的模拟器必须更准确解决这些电力需求。我们用来讨论纳米安培。现在我们正在谈论pico安培。第二,模拟一个晶体管是容易的。你可以把任何行业标准香料模拟器,你能够得到精度。”

这样做的原因是,某些类型的电路——嵌入式SRAM,例如,基于常规finFET晶体管。这不是真的为flash或DRAM,这里的挑战是,每个细胞是6晶体管,但512 kb-level晶体管被补充说,需要验证。拥有高精度模拟器就不会帮助,因为仿真不能足够快的运行时间和所需的内存占用大像SRAM电路,他解释说。

精度问题
黄金参考仿真精度一直是传统的香料,和工程团队通常寻找仿真工具来在10%的传统香料作为参考点。这个标记已经在2%的在某些情况下精度要求。

“这是非常艰难的,因为如果你SRAM的设计,例如,这是一个很大的电路、“Balasubramanian说。“当你关掉所有的优化选项在任何模拟器像一个RC减少,你正在采取一些快捷键的方程描述的故障模型。如果你带走所有那些模拟器使用的技巧,那么你失去准确性,所以是“第22条军规”的情况。这就是挑战。挑战一直是设计师想要什么和什么之间目前的工具可以帮忙。”

所以今天商业工具提供所有的设计和验证团队需要吗?

许多人说,他们做的。“一般来说,有两种不同的模拟器。一个是Fast-SPICE,另一个是传统SPICE-level模拟器,”他说。

Fast-SPICE曾经是占主导地位的巨大的电路。有一个权衡速度的精度,和设计师能够侥幸成功。然而现在,这些模拟器是精疲力竭了。设计团队需要的准确性,但他们不能使用技巧。因此,许多公司都回到最基本的。

“从Fast-SPICE,人回来,说他们不是好模拟器使用多个核心,”他说。“他们会给更多的内存,只要他们得到准确性。说,有运动进行的用户从传统加速Fast-SPICE香料。”

有一个巨大的努力在行业应对这些挑战,其中之一是自由格式变化(LVF)。今年3月,新统计基于当下LVF扩展批准自由的技术顾问委员会。新的扩展提供一个更精确的静态时序模型基于非高斯变异在设计操作在附近的亚阈值电压条件。应用包括移动和物联网集成电路设计。

目前仍然是国王
有一个模拟的一面,,目前在哪里,永远都是国王。

这也是,事情可能会变得非常棘手的导航设计,其中包含两个模拟和数字内容。上面提到的许多问题在数字方面,但引用“analog-like”问题,如阈值电压,史蒂文·刘易斯指出,混合信号产品营销主管解决方案节奏,这意味着像模拟“数字的东西”。

同时,还有模拟的东西要处理芯片,有三个选择,他说:

1。模型在数字(例如wreal建模)。的优势在于,一切都数字模拟器。缺点是可能存在精度问题。(上述)

2。混合信号仿真。模型模拟和数字分别使用晶体管或者AMS建模。

3所示。发狂并保持模拟模拟和使用可用的技术发现变异问题发生在模拟块,看如果是足够重要影响设计的时机,可能发现更准确地使用混合信号仿真。

刘易斯强调,“域之间的交接,是很棘手的。我们知道我们有变化和nano-nodes和时机问题。发现罪魁祸首和修复它在EDA是我们所做的工作。”

此外,对于模拟设计师来说,有趣的是晶体管技术最先进的节点是非常“回到未来”。

“FinFETs非常特殊非常具体的形状,有非常具体的方式来构建他们,”他继续说。“你是有限的鳍可以使用的数量。很多自由度模拟人与平面晶体管gone-20nm是最后的努力的平面晶体管。一旦我们去16,它几乎成了finFET球游戏。快带他们回到他们以前有离散的组件,他们不得不工作。finFET技术,它允许我们是非常具体的。我们知道自己将如何行动的时候,我们知道什么是finFET晶体管的物理。给予我们更多自由度的如何分析,假设我们在模拟当我们看着他们。它还允许我们去思考他们时的变化。它的离散特性,帮助我们做一些新的假设,我们无法在平面世界,因为只是太多的可变性和自由的工程师。”

虽然这增加了收益,这也意味着大量的假设不能对一个设计师的方式构建一些东西。因此,离散晶体管鼓励性质的发展新变化/新的变异方法。其中一个被称为样本重建创造条件。

“在模拟世界里,我们通常谈论蒙特卡罗统计,”刘易斯说。“这就是模拟设计师做的统计变化他们的设计。多年来,行业开发了不同的方式接近这个问题,加速它的方法,因为它总是一个长期取决于许多蒙特卡罗跑你会跑。如果你把蒙特卡洛,角落的或者你发挥你的角落,让蒙特卡罗,有各种各样的游戏,我们靠近过去。介绍了什么当我们去16纳米技术开发与台积电能力做样本重建创造条件。因为我们知道晶体管是如何工作,我们知道他们的形状,所以他们的范围是有限的。从这,我们可以假设,利用敏感性分析确定finFETS的反面是什么样子。”

一些最有趣的特征出现在finFET尾巴。

“尾巴不太光滑的滚边,他们曾经与平面晶体管,所以模拟设计师需要找出他们在做四个,五个,六西格玛领域。显然不能运行,许多蒙特卡洛斯因为统计的数以百万计的蒙特卡罗而言,如果我们看纯粹数学。”

虽然这是复杂的,它比另一种好,过度建设。反过来,这是驾驶之间的紧密耦合前端模拟电路设计和布局。

刘易斯说,发生在模拟方面是设计团队试图找到最好的拟合finFET,然后他们看一下布局,看看能做一些。“也许使它更大,也许只是搬东西远离电源,也许是把保护环在一双超灵敏的晶体管。我们来看看布局,看看我们能解决它。”

是很常见的工程团队发现当他们经过设计的物理实现,他们必须学习很多新的东西,也不是一样的老平面天。

“如果我们知道从前端当前路线应该是多少,可以说是一回事DRC-correct路线,”Lewis解释道。“它有一个最小宽度,正确的间距。你可以说你有从铸造设计规则手册,它说路线需要看起来像,但在一个工程师的头脑它归结为是什么,“是的,我们都在努力追求极限,和最小间距之间的路线。是的,你可以把它,你仍然可以构建,但这条路现在足以处理当前你走这条路的?这是模拟的帽子是在的地方。它说从前端模拟我们知道这将是一个pico-amp或这是一个milli-amp micro-amp值得的电流沿着这条线,我们需要强大的时候离开这个销当它接近这个针连接器。”

Electrically-aware设计(含铅)技术使布局工程师看看这两个在同一时间。

一直以来,5 nm正在快速接近,问题仍然在于,晶体管级仿真器将保持坚挺。

”5 nm,还有finFET-based架构之后,还会有其他的等新方法IBM和三星和GlobalFoundriesBalasubramanian说:“导师的。“基本架构到目前为止我们已经看到在5 nm肯定会保持现在模拟器,至少从结构的角度来看,如基本模型,但我们不知道有多少复杂的模型。它还为时过早。模拟器应该可以处理它,但这一切都取决于什么是基本电路。5 nm, finFET应该好了,但现在他们变成一个完全不同的体系结构中,我们还不知道。这将是一个挑战。”