制造太多的噪音

埃德·斯珀林
大半个十年讨论在混合信号设计中信号完整性已经明显缺席。这是即将改变。

采用130纳米的过程之前,许多半导体公司实际上继续记录说他们正在考虑放弃计划将模拟和数字在同一芯片,因为噪声数字将中断信号。这个问题似乎在减弱。但在32 nm它再次出现,这一次由众多的一些新的,有些旧,他们变得更糟,因为有更少的选择。

说:“这个问题一直存在Navraj Nandra, Synopsys对此模拟/混合信号营销主管。“但它突然变得更糟,因为设计接口在更高的速度。40岁和28 nm晶体管开关速度更快。我们也有8 Gbps PCI Express(代)3和DDR3。你有多个车道配置PCI Express。显卡使用八车道。我们通过16 s连接。但是PCI可以使用96车道。”

这是一个很大的噪音在一个先进的芯片,在每个节点的电线是越来越薄和组件更紧密地挤在一起。如果单个原子的沉积可以改变晶体管的功能,想象会发生什么当你开始添加在寄生和电迁移。

权力导致腐败
如果唯一改变的SoC是制造process-doubling硅片上的晶体管数量每摩尔的牧师那么降低电压会提高信号的完整性。然而,它并不是那么简单。

添加多个电压供应增加芯片上的噪音水平。“28 nm和超越我们看到800毫伏供应300毫伏的电压和阈值电压,“Aveek Sarkar说,副总统的支持Apache设计解决方案。“不仅是每个节点的噪声在供应电压增加,但灵敏度也放大了。”

当前速度更快,驱动强度较高,和电压噪声较高。问题变得更糟,你加入功率控制和多个功率岛屿,所有开关不可预知和间歇性地接近对方。

它也变得更糟的是当你把电压调节器从电路板上芯片。
”,已经成为一个问题,如果你想要多个功率域芯片,”齐王说,技术营销节奏组主任。“监管机构模拟和噪声成为一个问题。你有大的数字区域,产生噪音。这可以是一个大问题,尤其是电压调节器。现在人们过度设计的芯片和创造更多的问题,越来越多的模拟是死。”

包里是什么?
至少部分必须改变在许多设计方案,经常是一种事后的总设计和最常基于价格而不是对SoC的操作。

“人们想放在一个划算的包来削减成本,但这种包不是设计用于处理高速I / O,“说Synopsys对此Nandra。

对信号完整性,可以创建一个巨大的问题。但是包装通常是筒仓效应的受害者。这不是预先架构决策的一部分,它不是SoC模型的一部分。

“重点是半设计,包装设计是同样重要的是,“Apache的Sarkar说。“没有那么多不同的包,这是令人困惑。你需要担心无论是四层或者两层,如果你有80种不同的功率域包可能会变得非常复杂。我们看到无线芯片包现在没有统一的。”

生活在一个物质世界
信号完整性的衬底材料是同样重要的。CMOS获得的评论褒贬不一,部分原因在于这是一个证明低成本材料具有优良的导电性。但它不是特别适合混合信号应用先进的节点。因此,英特尔可能侥幸使用主要数字处理器,一个SoC完全不同的需要不同的经济学。

材料如绝缘体上硅和氮化镓做提高信号的完整性,但进步是要付出代价的。SoI的更便宜的替代品,已被证明能对感冒生效以来,设计由IBM 65海里,AMD,一些通用平台的合作伙伴生态系统。

问题是,建筑师和设计师不一定知道他们需要什么样的底物或包前面因为他们从第三方购买的IP不包括信息噪音。

“IP供应商需要提供足够的数据限制在他们的图书馆如何正确使用的IP,“节奏的王说。“例如,你需要知道这个萍这接近一个数字组件,”或“你把这个在这个距离的I / O。

他说这是一个重要的新皱纹IP集成。“我们需要一个IP的生态系统整体解决方案提供商。我们需要一个更好的模型,我们需要更好和更快的EDA工具在噪声分析。”

三维堆积
许多专家特别担心的是3 d的效果叠加在信号完整性。虽然大部分的重点是热effects-hot点把两个或两个以上的芯片在是造成噪声的放大效应。

供应商如高通,飞思卡尔,IBM预计3 d堆叠开始在2011年末或2012年初推出——大约一年后。从那里的方法预计将快速增长,在很大程度上是因为它缩短了距离,信号需要旅行,进而提高性能,同时降低所需的电力驱动这些信号。

但是质量SoC移动市场的许多问题在这个方向化合物存在的信号完整性与包装、基质和proximity-while添加新的内容。

“在矽通过,电源噪声是更糟的是,“Apache的Sarkar说。“TSV使信号走得更近,但硅衬底不是堆叠的耦合与TSV。那么如何模式呢?”

Synopsys对此Nandra说,3 d转变从SoC中的包装问题。”一个堆栈死你交流在死去,所以I / O问题越少,”他说。“但在死现在你有之间的交互平台。基本上你刚刚改变了问题。”

结论
这一切都已经失去了对供应商的工具。许多人争相给市场带来新的工具可以分析噪声、热、IP集成问题,以及模型的能力。

但这些都是复杂的问题。没有单一的工具,可以做任何事,到目前为止,这些都是远远超出了现有的设计流程。此外,没有标准,有效地使用IP地址的动态高密度,高噪音环境,包括电压变化,快速升高和省电模式,并行转换器和高速I / O,包装和基质的影响。

这些具有挑战性的问题必须预先处理和在一起,通过设计团队和生态系统,包括IP供应商和铸造厂。到目前为止,半导体制造商仅仅触及表面。