准备32作为PCIe 5.0 GT / s设计

从老年PCI Express(作为PCIe)技术的最新版本5.0是一个加速的路径,与芯片系统(SoC)设计人员看到比他们更快的推出作为PCIe 4.0。最近发布的0.9版本作为PCIe 5.0基础规范锁的功能规范的修改,允许设计师自信地开始他们的设计。作为PCIe 5.0技术的快速普及,SoC设计人员理解和应该考虑的一些关键设计他们将面临的挑战,如增加频道损失,考虑复杂的控制器,PHY和控制器集成、包装和信号完整性问题,建模和测试要求。本文概述了转向作为PCIe 5.0接口的设计挑战以及如何使用IP证明成功克服挑战设计和测试的关键特性作为PCIe 5.0 32 GT / s。

英吉利海峡
翻倍数据速率从16 GT 32吨/ s / s也双打16 GHz的奈奎斯特频率,使频率相关插入损失变得更糟。此外,增加电容耦合在更高的频率增加了更多的干扰或噪声信号,使串扰比在4.0作为PCIe频道。这些因素共同构成了作为PCIe 5.0通道最具挑战性的不归零制(NRZ)通道SoC设计师面临。

PCB材料selected-FR4 Megtron,超光速粒子,iSpeed-has对插入损耗的影响不同。图1显示了一个简单的例子16寸跟踪不同的插入损耗PCB材料在16 GT / s (8 GHz尼奎斯特)和32吨/ s (16 GHz尼奎斯特)数据速率。FR4,一个共同的和广泛使用的材料,有一个插入损耗,增加8点从19.34 dB GHz尼奎斯特(创4数据速率)在16个GHz 33.44 dB尼奎斯特(Gen5数据速率)。由于这个原因,FR4作为PCIe 5.0系统是完全不切实际,因为16英寸不是很长,和董事会的损失只有总额的一小部分频道损失(不能超过大约36分贝是作为PCIe 5.0规范定义的),包括包、多个多氯联苯,连接器等。对真实世界作为PCIe比FR4 5.0系统需要更好的材料。

图1:插入损耗的通道材料显著增加16岁从作为PCIe 4.0 GT / s作为PCIe 5.0 32吨/ s

除了通道材料、信道配置强烈影响整体总插入损耗和崎岖不平的通道,因为每个从一个物质转换到另一个导致信号反射。作为一个例子,一个最简单的通道是一个到界面在衬底或董事会没有任何额外的连接器,这可能顺利插入损耗曲线。然而,当添加更多的连接器,通道性能可以迅速恶化。例如,一个现实到通道可能包括一个夹层连接器,或两个连接器使用立管卡和一个插件卡,或者超过两个底板连接器和夹层的连接器。每次连接器添加到频道,发射机和接收机必须克服额外频道损失,必须能够平衡陷,可以出现许多UI从主游标。这通常需要一个复杂的多插头插座DFE接收机设计与固定和浮动水龙头完全平衡通道和开放的眼睛在32吨/ s。

设计师会尽力预测这些挑战和设计一个健壮的系统有足够的保证金,确保无差错的数据传输。作为PCIe 5.0设计,重要的是,设计师能够评估真正的接收机保证金在实际系统利用RX车道加旁注,介绍了作为PCIe 4.0规范。而作为PCIe 4.0规范只需要RX车道加旁注时机(水平眼打开),作为PCIe 5.0规范(32 GT / s)还需要RX巷利差为电压(眼睛高度),以确保系统的鲁棒性。

控制器的考虑
当配置作为PCIe 5.0控制器、数据负载优化性能和吞吐量的大小是很重要的。由于相对固定的开销在每个数据包,通常大约20到24字节每个事务层包(TLP),小载荷效率不高,所以控制器必须允许最大足够大的载荷大小满足所需的吞吐量。而作为PCIe规范定义了有效载荷大小4096字节,行业平均水平通常是256字节。然而,由设计师做出适当的选择最大数据有效载荷大小的目标应用程序作为PCIe 5.0达到理想的性能水平的控制器,而理解潜在的限制载荷作为PCIe链接伙伴的支持。设计师还必须明白实现吞吐量必须考虑TLP头开销:LCRC,序列和框架、潜在ECRC,损失128 b / 130 b编码。

达到最佳性能作为PCIe 5.0系统,设计者必须确定优秀non-posted请求的最大数量(NPR),确保提供足够数量的标签。标签的数量是一个属性的控制器,因此,必须正确设置基于系统需求。作为PCIe 5.0规范的最新版本允许10位标签,使768独特的标签(从预期的减少限制的1024由于一些预订位值)。选择标签太少对性能有不利影响。总往返传输时间,或者延迟增加,那么所需要的标签数的最大性能保持在32吨/ s。所需的标签数量也影响载荷大小和最大吞吐量的最小读请求大小必须维护。作为PCIe 5.0,所需数量的标签也自32 GT / s系统吞吐量更高。

图2:所需的标签数量达到最大吞吐量作为PCIe 4.0和5.0作为PCIe链接。

体育和控制器集成
理想的情况是实现一个完整的PHY和控制器IP解决方案从一个供应商。来自不同供应商的混合和匹配解决方案时,设计师必须考虑一定的集成挑战。英特尔规范定义了一个称为PHY接口等作为PCIe(管)来帮助集成,但是,改变管规范使它重要的了解这个接口及其实现。4.4.1管接口作为PCIe 5.0技术明确的不支持,因为它需要额外的寄存器位处理速度越高。如果设计师想使用这个版本的管道规格、设计师和IP供应商必须管理许多技术细节,可以麻烦。新管5.1.1作为PCIe 5.0技术规范提供了第一个真正的支持和许多新特性,设计师必须有一个全面的理解:

• 的低销数接口简化了PHY-controller接口通过移动过去边带销登记。这个概念最初引入作为PCIe 4.0支持一组有限的别针RX巷增殖信号,大大扩大管5.1.1,提供大大简化的接口。

• 的并行转换器架构有效地移动的物理编码子层(pc)功能从体育到控制器和添加了作为管道5.1.1“required”模式。并行转换器架构促进使用多重标准phy与电脑不需要的功能。保留原来的建议作为PCIe 5.0管结构,但不是必需的,所以支持并行转换器架构成为一个重要的因素要考虑。

• 64位管添加选项,但仅为并行转换器架构。这可以允许较低的速度操作管道接口,但它不是实际16-lane实现由于缺乏1024位控制器。Synopsys对此支持64位管,即使原管架构的操作。

一直有一种数据路径宽度和频率之间的权衡的时间必须关闭在管接口。作为PCIe 5.0,一些选择设计师可能有4.0作为PCIe不再可用。在32吨/ s管接口必须至少32位宽,以避免时间关闭超过1 ghz。64位管接口可以是一个选项,允许时间收报500 MHz,但不是最广泛的接口。要理解这一点,考虑一些配置表1所示。5.0作为PCIe 32岁GT / s, 16位管可以排除,因为它需要2 ghz定时关闭,这将是极其困难的或不可能实现。这使得选择32位或64位的管道。然而,如果设计师利用可用的最大吞吐量通过实现x16链接,然后只剩下一个选择是:512位和32位控制器管接口和1 ghz定时关闭。否则,1024位控制器体系结构是必需的,目前无法从任何IP供应商。

表1:找到一个可行的实现权衡速度和宽度时关闭时间成了关键。

因此,对于x16链接操作在32吨/ s, 512位控制器是强制性的,这使得设计者使用silicon-proven至关重要和测试512位控制器IP架构。搬到一个512位体系结构也意味着多个数据包每个时钟周期是有可能的。这意味着控制器体系结构必须能够正确处理序列化和排序的张力腿平台,以避免不必要的并发症设计师的应用程序逻辑,需要证明512位solution-preferably已经证明成功定时关闭整个管道接口1 ghz使用标准库(而不是昂贵的高速库)。

包装和信号完整性
新包装和信号完整性、插入损耗和串扰规范必须设置和容纳32吨/ s数据速率越快,导致16 GHz奈奎斯特频率。跟踪长度必须小心地管理和路由内包形式避免侵犯相声和满足新插入损耗和串音的规范。配电也是一个重要因素,因为它需要低电感包32吨/ s设计。必须降低电感电压噪音保持在同一水平由于更高的涌入电流(di / dt)。

反射和串扰是更具挑战性的32 GT /秒的数据速率,和所有的不连续信号路径,如垂直互连访问(通过,球栅阵列(BGA)球,连接器,直流阻断帽、等),必须仔细分析。不当路由通过地区将增加发射机和接收机之间的串扰邻信号或车道。设计师必须努力维持的最大间距痕迹即使在这样拥挤的通过区域以避免串扰。

随着数据速率的增加,振幅和带宽的电源电流将增加,然而,维持一个稳定的电源电压的基本挑战是相同的。例如,电力状态改变一个车道可能会产生涌流为另一个车道运行在连续传输模式,创造了一个巨大的供电电压激增。设计师必须能够进行适当的功率输出网络的分析:

• 确认与运行的所有车道满足交流纹波噪声规范通过足够的去耦电容和电感包/董事会
• 检查车载过滤器组件有最佳的频率响应和改进
• 验证模式变化在一个车道不影响操作另一个车道
• 了解包装和信号完整性问题,必要时,与公司有经验的设计包和董事会如此高的数据速率

建模和测试
准确地模拟作为PCIe 5.0系统的唯一方法是使用输入/输出缓冲区信息规范算法建模接口(IBIS-AMI)模型的PHY TX和RX接口。设计者可以把IBIS-AMI模型从PHY IP提供商一起模型包,PCB,连接器成一个完整的通道模型运行一个精确的系统仿真。图3显示了一个比较IBIS-AMI模型模拟(左边)和一个真正的,测量眼图(右边)通过一个系统板模拟。IBIS-AMI模拟匹配实际硅数据具有良好的精度。

图3:IBIS-AMI在系统模拟模型是强制性的准确的结果。

生产设备、生产测试32 GT / s需要快速测试,可以验证链接,通常使用内置的环回模式,模式发生器和接收器纳入PHY和控制器的IP。一些测试设置通常可以利用内置的示波器功能纳入作为PCIe 5.0 PHY IP。健壮的系统测试应该作为PCIe控制器IP解决方案利用内置的调试、错误和统计功能。这有助于确保固件和软件能够正确地预测任何潜在的实际系统可能遇到的问题。

对于体育测试,当设计师需要更多的细节在32吨/ s PHY性能,高速示波器通常用于衡量TX抖动和其他参数。搬到32吨/ s意味着示波器带宽也需要更高,但高多少?即使信号上升时间驱动这个需求,实际phy通常有一些上升时间限制让现实的力量。出于这个原因,50个GHz示波器通常会有足够的带宽为正确的分析32 GT / s的信号¹。

总结
而作为PCIe 5.0 32吨/ s技术的采用加速步伐,SoC设计人员必须了解和处理一些设计挑战他们的转变。32吨/ s设计非常有挑战性的NRZ渠道损耗和崎岖不平的许多不连续,插入损耗达到36分贝。作为PCIe PHY设计必须包括独特的架构和一个可行的模拟前端,连续时间线性均衡器,和先进的转接插座判决反馈均衡器,无缝地协同工作来减轻设计问题。整合体育和控制器需要更加谨慎的计划,以确保兼容性在管接口和促进定时关闭1 ghz。

几个作为PCIe 5.0控制器配置选项必须精心挑选和管理来实现最大的性能。架构的权衡应该探索平衡最大载荷大小,读请求的大小,数量的标签,和其他重要的控制器配置设置。

仔细的信号和电源完整性分析必须进行芯片和包,整个通道必须模拟,以确保实现业绩目标32 GT / s。

这些新的挑战可以减轻或消除使用作为PCIe Synopsys对此DesignWare IP解决方案5.0,包括装置、phy和验证的IP。4.4.1 silicon-proven IP支持管和5.1.1规范、使用体系结构允许超过36分贝频道损失和使简单的1 ghz定时关闭。控制器是可配置的,支持多种数据路径宽度,包括测试,silicon-proven 512位架构和提供行业最广泛的RAS-DES特性使无缝启动和调试。silicon-proven解决方案,已经被许多客户,提供完整的IBIS-AMI模型需要准确模拟作为PCIe系统。

¹从“实时示波器分析28/32-Gbps并行转换器测量”,禁闭室阿赛的白皮书,安捷伦科技,2012年12月17日