分类架构成为可行的替代传统的整体式SoC缩放方法。
传统芯片设计正在努力实现可伸缩性,以及权力,性能,和区域(PPA),要求尖端的设计。摩尔定律的放缓、高复杂性asic越来越超出十字线。Dennard缩放的消亡意味着能源消耗是一个越来越大的挑战。在这种情况下,分解架构如chiplets或co-packaged光学(CPO)成为真正可行的替代传统的整体式SoC缩放方法。
事实上,聚合多个chiplets执行单个单片集成电路的功能减少整个系统通过减少复杂性和增加产量。这正是为什么chiplets已经使范围广泛的应用程序跨多个数据中心等主流市场,网络,5 g,高性能计算(HPC)、机器学习和人工智能(AI /毫升)。它还允许不同的处理技术与功能实现的混合和匹配最合适的节点。
类似的理由CPO存在。下一代具有每秒51.2 t比特信息能力(真沸点)开关asic将与六十四(64)800 g co-packaged硅光子学死去。试图整合和逻辑所需的硅光子学所需的带宽在单个芯片会完全不切实际。相反,短到电子链接连接包装51.2 t ASIC分别打包光学模块会消耗过多的权力。解决方案是co-packaging ASIC和光学与超低,额外的短达到(XSR)并行转换器链接。该分类体系结构允许的逻辑和光学实现最佳适合每个流程节点,减少复杂性和实现目标的力量。
AI /毫升和HPC soc, 112 g XSR并行转换器用于桥梁专用加速器chiplets自然语言处理,视频转码和图像识别。另一个流行的用例是大型soc的死解集(打标线可制造的产量大小限制)为多个较小的死与XSR链接相连的有机基质。
半导体行业向着chiplets和CPO使高性能产品,实现并行转换器PHY是有效地维护高速度和信号完整性的关键在XSR和超短(USR)的距离。从我们的角度来看,112克XSR并行转换器制造先进流程节点,如7海里,可以成功地交付所需的速度和信号完整性要求chiplets co-packaged光学。应该注意的是,112 g XSR接口——正式的光学网络互连论坛(OIF)——提供了极高的吞吐量能力,即使它是专为低复杂度和功耗非常低。
112克XSR并行转换器phy应该针对超低功率和面积要求die-to-die (D2D)和die-to-optical-engine (D2OE)接口,支持NRZ和PAM-4信号在多个数据率最大的设计灵活性。附加功能包括一个高带宽~ 2真沸点/ mm的单向海滨效率,支持通道10 db插入损耗没有教育部(节省电力),多个车道配置允许灵活的ASIC平面布置图集成、广泛的适当时机(DFT)功能来帮助制造好的骰子(KGD),静态和运行时调试功能,为加强跟进和验证软件和脚本。
总之,在摩尔定律的世界放缓和Dennard缩放停止,实现整体soc的传统方法面临真正的挑战。复杂性、产量和能耗成为不可逾越的障碍提供所需的PPA尖端应用。分类架构,即chiplets CPO,突破这些限制。高速,额外的和超短链接由112 g XSR互连的关键技术是并行转换器phy chiplets, asic和光学。与112克XSR并行转换器,chiplets CPO将使最苛刻的应用程序跨数据中心,网络,5 g, HPC和AI /毫升市场。
额外的资源:
网站:Rambus 112 g XSR并行转换器体育
产品简介:Rambus 112 g XSR并行转换器体育
新闻稿:Rambus磁带112 g XSR并行转换器PHY尖端7海里的过程
|
|
|
|
|
|
|
|
|
|
留下一个回复