测试和失效分析呈现新的重要性因为finFETs小于底层节点的临界尺寸的大小。
凯里罗伯逊和史蒂夫接线盒
FinFET晶体管的出现产生了重大影响集成电路的物理设计和针对流动。引入FinFETs意味着CMOS晶体管必须建模为三维(3 d)设备在集成电路设计过程中,这意味着所有的复杂性和不确定性。加州大学伯克利分校的BSIM集团设备集团已经开发了一个模型,称为BSIM-CMG(常见multi-gate),代表FinFETs内的电阻和电流之间存在。铸造厂也很难提供准确的工作设备和寄生数据,以及保存使用模型用于以前的流程。
提取的挑战
然而,每个铸造修改标准模型更紧密地代表其特定的体系结构和过程。此外,在这些先进的流程节点,铸造厂欲望的相关性更强的“黄金”模型使用参考解决领域,构建和提取的输出工具,设计师在现场使用。在28 nm节点,铸造厂希望商业提取工具在5%到10%的黄金模型。对于FinFET的流程,铸造厂需要意味着黄金模型的精度误差在2%以内,和一个西格玛标准偏差仅为6%至7%。
最具挑战性的任务是占越复杂,意外FinFETs和周围环境之间的相互作用,这就需要精确的3 d建模的前端(FEOL)几何图形。得到精度在三维空间中需要使用3 d领域提取的解决者。这些以前用于过程描述,而不是设计,因为他们太昂贵的计算和太慢。现在新一代的3 d提取工具,如导师的Calibre xACT运行快一个数量级采用自适应网格技术来加速计算。他们也有一个高度可伸缩架构,利用多个CPU的现代计算环境。使用这些特性,提取工具可以轻松地执行一个场求解器计算解决方案设计从小型细胞大量将32位CPU机器上几百万个晶体管。
在全芯片层面,我们需要考虑数十亿与数以百万计的晶体管设计网,甚至快field-solvers不能提供一个实际的周转时间。解决方案是采用先进的启发式利用领域解决复杂的结构,然后切换到表格更常规的几何图形的方法。这是可行的,因为建模布线网格的电场是类似于之前的节点。在最好的情况下,提取使用模型设计师不会改变,因为工具将自动field-solver之间移动和表格的方法。
与双triple-patterning在制造业发挥着越来越大的作用从20 nm节点,我们也经历了大幅上涨互连角落的数量。在28 nm,五互连角落可能,但在16 nm,我们预计需要11 - 15号的角落。先进的multi-corner分析方案可以更有效地计算,减少所需的额外计算为每个额外的角落。此外,我们可以并行处理的角落,所以每个额外的角落只增加了10%,总体周转时间。这意味着,现在只需要2.5 x 15角落一个角落的运行时。
测试的挑战
测试和失效分析尤为重要,因为FinFET首次临界尺寸显著小于底层节点大小。这导致了日益增长的担忧增加defectivity水平以及产量增加的挑战。Cell-Aware测试方法尤其适合解决这些问题,因为它可以在晶体管级目标缺陷。这与传统的扫描测试模式,只能找到缺陷细胞之间的互联。Cell-Aware分析过程创建一组故障模型的基础上模拟行为缺陷的细胞内的布局。因此,可以产生更高质量的模式集。硅的结果在一个大范围的技术节点,从350纳米到FinFETs,显示显著的额外的缺陷检测超出标准使用Cell-Aware时停留在和过渡模式生成时间。
考虑一个multi-fin FinFET晶体管三鳍。最近的研究表明,两种缺陷类型应该考虑这种晶体管:泄漏缺陷迫使晶体管部分或全部,和drive-strength缺陷,迫使晶体管部分或完全关闭。
图1所示。测试FinFET泄漏缺陷。
泄漏缺陷可以分析通过将电阻器在盖茨(从下水道到源)的每个晶体管的三个鳍如图1所示。Cell-Aware分析过程中,模拟仿真执行所有FinFETs所有电阻不同电阻值在给定细胞库。缺陷建模的情况下,晶体管的反应是推迟了某个阈值。Drive-strength缺陷可以分析通过将流失之间的电阻和每个鳍的盖茨和源和鳍的大门。与泄漏测试,模拟仿真执行不同电阻为每个电阻的值。每个鳍的响应时间的差异是用于确定当一个缺陷是被建模。其他FinFETs缺陷类型可以以类似的方式处理。
FinFETs做创建一些新的挑战,但EDA工具厂商和铸造厂正在竭尽全力整合解决方案的方式对集成电路设计流程的影响最小。
凯里罗伯逊和史蒂夫接线盒产品营销总监在导师图形。
凯里罗伯逊
史蒂夫插座
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