高性能和低功耗fpga需要全定制设计方法,以及功率分析工具集成、建模、功率估计和可靠性。
今天的fpga被用于各种各样的应用,如消费电子、计算机和存储,汽车电子,和关键任务的应用程序。灵活地配置设备根据其需要,重组其功能的能力,和硬件并行性提供了快速处理大量数据的原因是一些现成的fpga正在成为一个有吸引力的解决方案为客户。随着市场的不断需求更高的性能和更低的电力产品,FPGA供应商需要引导他们的路线图来实现这一目标。
FPGA和asic设计功耗是高度依赖,因为它是由逻辑资源的利用率,专用硬件及其路由实现所需的功能。今天,I / O性能指标不仅依赖于样本数据速率(Gb / sec)也在单位能耗数据(mW / Gb)。因为FPGA通常在高数据处理应用程序中,使用FPGA供应商通过工艺技术不断创新,降低供应电压、大IP集成和各种电路设计技术来减少权力。但这些进步在高性能fpga实施重大挑战权力分析解决方案和方法。
当前一代的fpga使用专用硬件资源(比如I / o、内存和其他硬IP组件来执行计算密集型操作。使用专用硬件(IP)导致重要的权力减少而不是使用大量的逻辑资源来实现相同的功能。这些“诱导多能性”可以有不同的操作模式,不同权力配置文件。由于FPGA设计功耗是高度依赖,估计整个能耗的一个挑战是能够准确模型每个IPs的权力配置文件的不同的模式操作。与标准电池不同的是,“诱导多能性”不能依赖lib为权力提供数据估计和完全依赖于瞬态工况的特性。因此,有必要进行能力评估工具来处理多个IP功率模型,以及结构化的lib定制和标准电池,和描述一个完整的定制设计。
图1:Xilinx的第四代ASMBL架构(礼貌:赛灵思公司)
在FPGA设计的另一个挑战是IP验证和建模。验证IPs独立是很重要的,但同样重要的是分析IP上的全芯片的影响,以及IP集成在全芯片级的影响。必须执行IP和模型的瞬态动力分析其瞬态特征在全芯片层面,随着IPs的开关特性,将会影响到顶级电网的鲁棒性。此外,切换场景全芯片层面将帮助暴露设计IP块内的弱点。IP集成的大规模fpga不仅要求精度,也突显出全芯片的处理能力需求水平。
电路技术,如功率控制有助于减少泄漏功率通过启用不同的模块在设计基于应用程序打开或关闭。fpga,电源银行用于关闭记忆或I / O模块在操作。这些power-gated块需要醒来(升高)在合理的时间内没有引起过度从电网电流。画过多的电流会引起很大的电压降“总是”相邻的块。因此,一些关键的设计权衡时需要考虑利用低功耗电路技术,如减少泄漏和使用状态IR降,由开关设计的数量,以及块的起床时间和冲击电流峰值。
低功耗过程技术的进步很有帮助在当代fpga总功率降低。技术移民是由摩尔定律帮助实现更高的设备密度,包装更多的功能和性能相同的死区。然而,增加电流密度,降低供应电压和阈值电压更高的设备导致利润率降低噪音,使电源完整性分析的一个重要标准,以确保所需的权力是可靠地交付给所有的设备。由于大电流和多个电力和地面域通常采用fpga,可靠性等问题基于时间的失败和基于事件的失败是需要解决的关键问题。
3 d-ic技术的出现是另一个领域的创新能力降低和性能。多个模具,同构或异构,可以集成在同一硅插入器实现下一代性能使用当前生成过程的技术。此外,3 d-ic技术提供了重要的I / O在单片fpga功率降低,因为I / O信号驱动芯片通过硅插入器而不是通过IC芯片方案。这些因素使得3 d-ics越来越受欢迎,权力分析工具需要发展来支持这种设计的热力和电力的完整性。
图2:Xilinx的堆叠硅技术使用被动硅插入器,microbumps tsv。(礼貌:堆放和加载:Xilinx SSI, 28-Gbps I / O产生惊人的fpga,伊势亚日报,Xilinx公司)。
强调在这个博客、高性能和低功耗fpga需要全定制设计方法,这是推动关键需要权力分析工具,可以解决IP集成建模、功率估计和可靠性问题。
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